CN100412982C - 存储系统，缓冲器件及操作该存储系统的方法 - Google Patents
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Abstract
本发明提供用于在缓冲存储系统中提供可靠传输的系统和方法。该系统包括存储器件、存储控制器、数据缓冲器、地址/指令缓冲器和时钟电路。存储控制器向存储器件发送数据、地址信息、状态信息和指令信息并从存储器件接收数据。缓冲器互连存储器件和存储控制器。时钟电路被嵌入在地址/指令缓冲器中。时钟电路接收输入时钟并向数据缓冲器和/或存储器件输出输出时钟以控制到数据缓冲器和/或存储器件的时钟时滞。
Description
技术领域
本发明一般涉及利用缓冲结构以隔离存储控制器与存储器件的存储系统，特别涉及在缓冲存储系统中提供信息如数据、状态、指令和地址的可靠传输的系统和方法。该存储器件可以是例如动态随机存取存储器(DRAM)器件。
背景技术
传统的存储系统包括存储控制器和与之连接的存储器件，如DRAM。在某些系统中，处理器执行存储控制器功能。如这里使用的，术语存储控制器包括这种处理器。存储控制器和存储器件采用存储器接口耦合在一起。存储器接口提供存储控制器和存储器件之间的通信。存储器接口可含有地址总线、指令信号线和数据总线。更高计算机性能和容量的日益增长的需求导致需要更大和更快的存储器。然而，随着工作速度和与芯片组连接的存储模块的数量增加，导致的增加的容性负载可能对存储器的尺寸和速度实质上产生限制。
直接连接到存储器总线的存储器件的缺陷在于在存储器件和存储控制器之间没有电压电平隔离以及在存储器总线和存储器件之间没有容性负载隔离。这样，要求每个元件用相同的接口电压和频率工作。因此，存储控制器被制造成利用满足这些参数的特殊存储器件工作。相反，存储器件还只能与具有相同接口电压和工作频率的存储控制器一起使用。因此，与存储控制器一起使用的存储器件被限制到具有与存储控制器相同的接口电压和工作频率的那些器件。
而且，随着通过存储器传输的信号频率增加，外部、系统或参考时钟和对于存储控制器或存储器件有效的时间数据之间的固有延迟成了关键性的限制。当存储控制器预计来自存储器件的数据时，对于存储控制器有效的时间数据是很重要的。当存储器件预计来自存储控制器的数据时，对于存储器件有效的时间数据是很重要的。该延迟可以大到足以使下一个时钟周期与数据重叠。即，在一个周期期间该延迟变得很大足以使用于存储控制器或存储器件的数据没准备好，并且这基本上变为“不同步”。
在其它存储系统中，已经提出了解决“不同步”难题的解决方案。现有技术设计如线路存储模块中的寄存双重(“寄存DIMM”)系统通过利用独立相位锁定环路芯片访问了这个难题。到寄存DIMM模块的输入时钟进入该独立芯片，该独立芯片的输出用于驱动寄存DIMM系统中的寄存器。然而，寄存DIMM系统中的存储控制器和存储器件被限制成具有相同的接口电压和工作频率。需要特殊设计的存储器件以匹配寄存DIMM系统中的存储控制器的造价，反之亦然，造成了很高的研制费用，并限制了各种现有存储器元件的可互换性。
发明内容
因此，针对上述现有技术中的问题，需要提供一种存储系统的系统和方法，其中该存储系统不仅提供可靠的传输以及减少时钟-插入和传播延迟，而且不要求每个元件利用相同的接口电压和频率工作。
根据本发明的一个方面，提供一种存储系统，包括：存储数据的至少一个存储器件；向该至少一个存储器件发送信息并从该至少一个存储器件接收数据的存储控制器；互连该至少一个存储器件和该存储控制器的第一缓冲器；和嵌入在第一缓冲器中的时钟电路，其中该时钟电路接收输入时钟和向该至少一个存储器件输出第一输出时钟以控制到该至少一个存储器件的时钟时滞。
根据本发明的另一个方面，提供一种存储系统，包括；存储数据的至少一个存储器件；向该至少一个存储器件发送数据、地址信息和指令信息并从至少一个存储器件接收数据的存储控制器；互连该至少一个存储器件和存储控制器的至少一个数据缓冲器；互连至少一个存储器件和存储控制器的地址和指令缓冲器(addr/cmd缓冲器)；和嵌入在该地址和指令缓冲器中的时钟电路，其中该时钟电路接收输入时钟和向至少一个数据缓冲器输出输出时钟以控制到至少一个数据缓冲器的时钟时滞。
根据本发明的再一个方面，提供一种互连存储控制器和存储器件的缓冲器件，包括：至少一个数据缓冲器；地址和指令缓冲器，以利于指令信息和地址信息从存储控制器向存储器件的传输；和嵌入在地址和指令缓冲器中的时钟电路，其中时钟电路接收输入时钟和向该至少一个数据缓冲器提供输出时钟以控制到该至少一个数据缓冲器的时钟时滞。
根据本发明的再一个方面，提供一种操作存储系统的方法，该存储系统包括存储控制器、存储器件、数据缓冲器和地址/指令缓冲器，该方法包括：从存储控制器经过数据缓冲器向存储器件或从存储器件经过数据缓冲器向存储控制器传输数据；从存储控制器经过地址/指令缓冲器向存储器件传输地址信息和指令信息；在地址/指令缓冲器中接收输入时钟；在输入时钟基础上在地址/指令缓冲器中产生第一输出时钟；从地址/指令缓冲器向数据缓冲器提供第一输出时钟。
本发明基于采用高速、低成本缓冲器以隔离存储器件与存储控制器。通过采用嵌入在缓冲器中、优选在地址和指令缓冲器中的时钟电路进行数据和指令/地址计时。这种计时方案使数据和指令/地址穿过缓冲器可靠地传输。这种计时方案的优点是精确地控制到数据缓冲器和/或存储器件的时钟时滞；同时又提供了以高频操作存储系统的能力。
附图说明
图1表示根据本发明实施例的缓冲存储系统的示意图；
图2表示其中本发明的实施例可执行其功能的缓冲存储系统示意例子；
图3表示根据本发明实施例的包括嵌入时钟电路的缓冲结构；
图4表示根据本发明实施例的嵌入时钟电路的相位锁定环路的示意例子；
图5表示根据本发明实施例的缓冲存储系统；和
图6表示根据本发明实施例的用于操作存储系统的程序。
具体实施方式
本发明的实施例涉及用于在缓冲存储系统中提供信息如数据、状态、指令和地址的可靠传输的系统和方法。图1表示根据本发明实施例的缓冲存储系统的示意图。缓冲存储系统100包括存储控制器110、缓冲器120、嵌入时钟电路300以及存储器件130-145。缓冲器120是外部缓冲器或寄存器，它们具有减少由存储控制器110检测到的阻抗的功能。存储控制器110耦合到缓冲器120，缓冲器120耦合到存储器件130-145，如DRAM器件。通过将缓冲器120置于存储控制器110和存储器件130-145之间，利于数据和信息在存储控制器110和存储器件130-145之间的传送。还改进了存储系统100的电特性和允许更宽调整。虽然连接线表示为到缓冲器120以及到存储器件130-145的单线，每个示意线实际上可以是多个线。存储控制器110例如可以是芯片组中心处理单元，并且可适于将不同的信息-如数据、状态信息、地址信息、指令信息-经过缓冲器120传输给存储器件130-145。存储控制器110还适于经过缓冲器120从存储器件130-145接收数据。
在本例中，缓冲器120包括多个专用缓冲器或寄存器：用于缓冲数据的数据缓冲器123以及用于缓冲从存储控制器110传输的地址信息和指令信息和/或从存储器件130-145传输的状态信息的地址和指令缓冲器122。在ADDR/CMD缓冲器122内，嵌入时钟电路300。ADDR/CMD缓冲器122接收施加给嵌入时钟电路300的输入时钟或选通脉冲(strobe)。嵌入时钟电路300提供一个输出时钟给数据缓冲器123、124。采用嵌入时钟电路300，以便在缓冲存储系统中提供可靠传输。特别是，数据缓冲器123、124的计时与ADDR/CMD缓冲器122的计时同步。通过将缓冲器120置于存储控制器110和存储器件130-145之间以及将时钟电路300嵌入在ADDR/CMD缓冲器122中的结合，可进一步提高存储系统10电特性，同时提供可靠的传输。
图2表示本发明的实施例可在其中执行功能的缓冲存储系统的示意例子。在本例中，存储控制器110位于母板200上。存储器件130-145、170-185位于存储模块150、155上。存储模块150、155通过连接器160、165连接到母板200。存储器件130-145位于第一存储模块150上，而存储器件170-185位于第二存储模块155上。在其它实施例中，存储器件130-145、170-185在存储模块150、155上的构形可以不同，并且存储控制器110可控制比图2中所示的那些存储器件更多或更少的存储器件。
在本例中，缓冲器120和125分别位于存储模块150和155上，产生时钟电路嵌入在其中的缓冲模块以提供在缓冲存储系统中的可靠传输。然而，缓冲器120、125以及缓冲器120、125的独立部件如数据缓冲器123、124和ADDR/CMD缓冲器122不限于图2中所示的设置。就是说，它们不限于设置在存储模块上。数据和指令/地址的缓冲还可以在母板器件200上或在外部(独立)缓冲器上进行。在一个实施例中，采用外部(独立的)缓冲器以允许不同的电压和频率用于存储控制器110和存储器件130-145、170-185。
通过将时钟电路嵌入到ADDR/CMD缓冲器122中并时钟电路控制到数据缓冲器123、124的时钟时滞(skew)，可在不引入由于传播延迟造成的误差的情况下精确地对缓冲存储系统中的数据缓冲器123、124和ADDR/CMD缓冲器122进行计时。图3表示根据本发明实施例的包括嵌入时钟电路300的缓冲结构。该缓冲结构将存储控制器和存储器件互连。在本例中，该缓冲结构包括两个数据缓冲器123、124以及ADDR/CMD缓冲器122。在其它实施例中，该缓冲结构可包括更多或更少的数据缓冲器和/或ADDR/CMD缓冲器。在其它部件当中，采用数据缓冲器123、124利于数据在存储控制器和存储器件之间的传输。在其它部件当中，采用ADDR/CMD缓冲器122利于指令信息和地址信息从存储控制器传输到存储器件。嵌入在ADDR/CMD缓冲器122中的是嵌入时钟电路300。输入时钟10施加于ADDR/CMD缓冲器122。输入时钟10由存储控制器110或由外部源驱动。由存储控制器110或外部源驱动的时钟例如可以是用于包含缓冲存储系统的计算机的基本时钟或用于存储控制器110的基本时钟。在时钟电路200中，消除了时钟时滞，该时钟时滞通常是在源同步系统中由时钟信号在不同的时间到达数据缓冲器123、124和ADDR/CMD缓冲器引起的。消除时钟时滞之后，从时钟电路300输出输出时钟20。时钟电路300控制输出时钟20以具有与输入时钟10相同的相位。时钟电路300还耦合到时钟驱动器310，而时钟驱动器310驱动输出时钟20到数据缓冲器123、124。这样，数据缓冲器123、124和ADDR/CMD缓冲器122由具有相同相位关系的时钟信号计时(clocking)，允许存储器件成功地在一个时钟指令内接收所需的信号。
可采用各种方法以实现时钟电路300。例如，第一示意方法利用了延迟锁定环路(DLL)。第二示意方法利用了相位锁定环路(PLL)。第三示意方法利用了延迟链。DLL是本领域公知的。在ADDR/CMD缓冲器122中的DLL基本上接收输入时钟10和在ADDR/CMD缓冲器122中偏移(即时间延迟)该输入时钟10。时间延迟时钟即输出时钟20馈送到数据缓冲器123、124，作为它们的输入时钟。这允许数据缓冲器123、124与ADDR/CMD缓冲器122同步。数据以及指令和地址信息被再定时，并且存储器件接收一个时钟指令中的一切信息。DLL的普通结构可包括如下部件：由D型触发器、形成RS触发器的交叉耦合NAND门、AND门以及固定延迟电路构成的相位检测器；包括系列相同延迟元件的数字延迟线；每个延迟元件具有一级的左/右移位寄存器；内部时钟输入和输出缓冲器。在工作中，DLL在延迟线(串联连接)中引入更多或更少的延迟线元件以控制输出信号的时序。
根据本发明的实施例，在时钟电路300中采用DLL以控制到数据缓冲器123、124的时钟时滞并减少时钟-插入和传播延迟。该DLL具有输入信号和反馈输出信号。DLL在两个信号之间比较该延迟并数字地设置延迟链以使两个信号同步。延迟链有大量的级，并且每个级例如可引入十皮秒延迟。连续检测输出信号和输入信号之间的相位差，并进行调整以保持适当的延迟。在本例中，DLL的输入信号是输入时钟10，而DLL的输出信号是输出时钟20。DLL采用输入时钟10，这提供了对ADDR/CMD缓冲器122的计时，并控制从输入时钟20产生的输出时钟20的相位。DLL由此控制输出时钟20和输入时钟10的相对相位关系。在一种实施方式中，DLL人为地向DLL的输入信号即输入时钟10加入足够的延迟，使DLL的输出信号即输出时钟20的相位在DLL的输入信号后面360度。通过这种方式，输出时钟20与输入时钟10处于反(back)对准状态。输出时钟20被驱动出到数据缓冲器123、124并用做数据缓冲器123、124的输入时钟。结果是，由数据缓冲器123、124检测到的时钟具有与进入ADDR/CMD缓冲器122中的时钟精确相同的相位关系。没有DLL的情况下，在时钟信号经过ADDR/CMD缓冲器122时，时钟-插入和传播延迟可能加到时钟信号中，使输出时钟的相位偏移。
根据本发明的另一实施例，利用PLL实现时钟电路300，用于进行同步。PLL是在输入PLL的输入信号和PLL的反馈环路中的电压控制振荡器的输出信号之间的相位差的相位灵敏检测基础上的闭环频率控制系统。PLL向时钟电路300提供一种能力以便精确控制到数据缓冲器的时钟时滞和减少时钟插入和传播延迟。图4示出了根据本发明实施例的嵌入时钟电路的相位锁定环路的示意例子。PLL包括相位比较器400、低通滤波器410、放大器420、和电压控制器振荡器(VCO)430。VCO430处于反馈环路中。PLL接收输入信号并提供输出信号。在本例中，输入信号是输入时钟10，输出信号是输出时钟20。相位比较器400比较输入时钟10的相位与VCO430的输出相位。如果两个相位不同，相位比较器400产生相位误差信号，该相位误差信号在被低通滤波器400低通过滤和被放大器420放大之后用于在输入频率方向驱动VCO频率。当PLL被“锁定”时，输出信号的频率和相位与输入信号的频率和相位相同。如果输入信号的相位改变，则输出信号的相位跟随。
VCO430例如可以是环形振荡器型或多谐振荡器型。相位比较器例如可以是一组平衡缓冲器和高度平衡的D型触发器。与采用DLL相比，采用PLL的优点在于PLL更精确。不象使用DLL时产生的10或50皮秒的增量延迟，PLL具有更好的精度。然而，在数字系统如存储器中，具有模拟特性的PLL可能在主要数字设计中引入模拟设计复杂性。PLL是比DLL更大和更复杂的电路，但是它给时钟电路300提供更精细的控制。
在另一实施例中，代替在嵌入时钟电路中具有DLL或PLL，采用延迟链按照与DLL或PLL相同的方式引入延迟。延迟链是本领域中公知的。在一种实施方式中，该延迟是补偿延迟。该延迟链包括大量延迟元件，每个延迟元件具有固定时间周期。根据缓冲存储系统的条件，可通过调整电路内延迟元件的数量来调整延迟。连续监控对信号的传播有影响的缓冲存储系统的条件，并且相应地调整延迟。
图5表示根据本发明另一实施例的缓冲存储器，其中采用ADDR/CMD缓冲器驱动到存储器件的时钟。在本例中，包括数据缓冲器123、124和ADDR/CMD缓冲器122的缓冲结构以及存储器件如DRAM被安装在存储模块150中。存储控制器适于经过缓冲结构向存储器件1-8传输信息如数据、状态信息、地址信息和指令信息。存储控制器爱适于经过缓冲结构从存储器件1-8接收数据。在ADDR/CMD缓冲器122内，在其中嵌入时钟电路300和时钟驱动器310。输入时钟或选通脉冲进入ADDR/CMD缓冲器122并经过嵌入时钟电路300。然后嵌入时钟电路300向数据缓冲器123、124和存储器件1-8输出输出时钟。实现嵌入时钟电路300，以便提供可靠的传输，如使数据缓冲器123、124和存储器件1-8的计时与ADDR/CMD缓冲器122的计时同步。
在本例中，不仅时钟驱动器310从时钟电路300到数据缓冲器123、124驱动输出时钟20，时钟驱动器310还驱动到存储器件1-8的输出时钟20。时钟驱动器310优选由几个输出时钟驱动器构成。实际上，该时钟电路缓冲进入模块的时钟并提供到存储器件1-8的时钟的多次复制，由此提高到存储器件1-8的计时精度。时钟电路300例如可利用PLL、DLL或延迟链来实现。在采用PLL的情况下，向存储器件1-8提供缓冲PLL控制时钟，由此提供计时完整性和避免时钟插入延迟。另一方面，可以提供替换的时钟方案，其中时钟电路300为进入存储器件1-8的时钟和进入数据缓冲器123、124的时钟设置不同的延迟。例如，存储器件1-8经受的时钟可设置为比数据缓冲器123、124经受的时钟晚100皮秒。这给存储器件1-8提供100皮秒的更多的安装时间。
图6表示根据本发明实施例的用于操作存储系统的程序。该存储系统包括存储控制器、数据缓冲器、ADDR/CMD缓冲器、嵌入时钟电路、和存储器件。在方框P600中，从存储控制器经过数据缓冲器向存储器件传输数据。在其它实施例中，从存储器件经过数据缓冲器向存储控制器传输数据。在方框P610中，从存储控制器经过ADDR/CMD缓冲器向存储器件传输地址信息和指令信息。在方框P620中，ADDR/CMD缓冲器接收输入时钟。在输入时钟基础上，在方框P630中ADDR/CMD缓冲器产生输出时钟。在方框P640中，ADDR/CMD缓冲器向数据缓冲器提供输出时钟，作为数据缓冲器的输入时钟。在本发明的其它实施例中，上述工艺延伸包括ADDR/CMD缓冲器进一步向存储器件提供输出时钟。
本发明基于采用高速、低成本缓冲器以隔离存储器件与存储控制器。本发明的上述实施例和方法允许采用嵌入在缓冲器中、优选在地址和指令缓冲器中的时钟电路进行数据和指令/地址计时。这种计时方案使数据和指令/地址穿过缓冲器可靠地传输。这种计时方案的优点是精确地控制到数据缓冲器和/或存储器件的时钟时滞。这又提供了以高频操作存储系统的能力。除了提高计时精度和保持计时完整性之外，通过在地址和指令缓冲器122中嵌入时钟电路，还节省了附加成本和模块空间。满足系统要求的PLL或DLL集成在嵌入时钟电路中。不需要外部PLL或DLL来驱动到存储器件的时钟。
上述说明涉及本发明的特殊实施例，应该理解在不脱离本发明的精神的情况下可以做很多修改。例如，时钟电路300可放在数据缓冲器中并独立工作。所附权利要求趋于覆盖落入本发明的精神和范围内的这些修改。因此这里公开的实施例只是示意性的而非限制性的，本发明的范围由所附权利要求而不是前述说明表示，因此本发明趋于包含在权利要求书的等效含义和范围内的所有变化。
Claims (25)
1. 一种存储系统，包括：
存储数据的至少一个存储器件；
向该至少一个存储器件发送信息并从该至少一个存储器件接收数据的存储控制器；
互连该至少一个存储器件和该存储控制器的第一缓冲器；和
嵌入在第一缓冲器中的时钟电路，其中该时钟电路接收输入时钟和向该至少一个存储器件输出第一输出时钟以控制到该至少一个存储器件的时钟时滞。
2. 根据权利要求1的存储系统，还包括互连所述的至少一个存储器件和存储控制器的第二缓冲器，其中所述的时钟电路向第二缓冲器输出第二输出时钟以控制到第二缓冲器的时钟时滞。
3. 根据权利要求2的存储系统，其中到所述的至少一个存储器件的第一输出时钟和到所述的第二缓冲器的第二输出时钟在频率和相位上相同。
4. 根据权利要求1的存储系统，其中时钟电路包括延迟锁定环路(DLL)。
5. 根据权利要求1的存储系统，其中时钟电路包括相位锁定环路(PLL)。
6. 根据权利要求1的存储系统，其中时钟电路包括延迟链。
7. 一种存储系统，包括；
存储数据的至少一个存储器件；
向该至少一个存储器件发送数据、地址信息和指令信息并从至少一个存储器件接收数据的存储控制器；
互连该至少一个存储器件和存储控制器的至少一个数据缓冲器；
互连至少一个存储器件和存储控制器的地址和指令缓冲器(addr/cmd缓冲器)；和
嵌入在该地址和指令缓冲器中的时钟电路，其中该时钟电路接收输入时钟和向至少一个数据缓冲器输出输出时钟以控制到至少一个数据缓冲器的时钟时滞。
8. 根据权利要求7的存储系统，其中嵌入的时钟电路包括延迟锁定环路(DLL)。
9. 根据权利要求7的存储系统，其中嵌入的时钟电路包括相位锁定环路(PLL)。
10. 根据权利要求7的存储系统，其中嵌入的时钟电路包括延迟链。
11. 根据权利要求7的存储系统，其中所述的至少一个存储器件是动态随机存取存储器。
12. 根据权利要求7的存储系统，其中至少一个存储器件和缓冲器封装于存储模块中。
13. 根据权利要求7的存储系统，其中缓冲器位于计算机系统的母板上，所述的至少一个存储器件安装在存储模块内。
14. 一种互连存储控制器和存储器件的缓冲器件，包括：
至少一个数据缓冲器；
地址和指令缓冲器，以利于指令信息和地址信息从存储控制器向存储器件的传输；和
嵌入在地址和指令缓冲器中的时钟电路，其中时钟电路接收输入时钟和向该至少一个数据缓冲器提供输出时钟以控制到该至少一个数据缓冲器的时钟时滞。
15. 根据权利要求14的缓冲器件，其中时钟电路还向存储器件提供输出时钟以控制到存储器件的时钟时滞。
16. 根据权利要求14的缓冲器件，还包括用于驱动到所述的至少一个数据缓冲器的输出时钟的时钟驱动器。
17. 根据权利要求14的缓冲器件，其中时钟电路包括延迟锁定环路(DLL)。
18. 根据权利要求14的缓冲器件，其中时钟电路包括相位锁定环路(PLL)。
19. 根据权利要求14的缓冲器件，其中时钟电路包括延迟链。
20. 一种操作存储系统的方法，该存储系统包括存储控制器、存储器件、数据缓冲器和地址/指令缓冲器，该方法包括：
从存储控制器经过数据缓冲器向存储器件或从存储器件经过数据缓冲器向存储控制器传输数据；
从存储控制器经过地址/指令缓冲器向存储器件传输地址信息和指令信息；
在地址/指令缓冲器中接收输入时钟；
在输入时钟基础上在地址/指令缓冲器中产生第一输出时钟；
从地址/指令缓冲器向数据缓冲器提供第一输出时钟。
21. 根据权利要求20的方法，还包括：
在输入时钟基础上在地址/指令缓冲器中产生第二输出时钟；
从地址/指令缓冲器向存储器件输出所产生的第二输出时钟。
22. 根据权利要求21的方法，其中第一输出时钟和第二输出时钟的频率和相位相同。
23. 根据权利要求20的方法，其中第一输出时钟是由嵌入在所述的至少一个数据缓冲器和地址/指令缓冲器之一中的延迟锁定环路(DLL)产生的。
24. 根据权利要求20的方法，其中第一输出时钟是由嵌入在所述的至少一个数据缓冲器和地址/指令缓冲器之一中的相位锁定环路(PLL)产生的。
25. 根据权利要求20的方法，其中第一输出时钟是由嵌入在所述的至少一个数据缓冲器和地址/指令缓冲器之一中的延迟链产生的。
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