CN116569263A - 集成电路存储器设备中的信号偏斜校正 - Google Patents

Abstract

描述了用于集成电路存储器设备中的信号偏斜校正的技术。集成电路存储器设备包括用于接收命令/地址(CA)信号和时钟信号的第一接口、数据接口和模式寄存器。在CA总线环回模式期间，该第一接口接收CA信号的模式和该时钟信号，并且该数据接口输出该CA信号的模式。在CA总线环回模式期间，该模式寄存器可利用表示该时钟信号和该第一接口的采样点之间的定时偏移的值来进行编程。

Description

集成电路存储器设备中的信号偏斜校正

背景技术

现代计算机系统通常包括数据存储设备，诸如存储器部件或设备。例如，存储器部件可以是随机存取存储器(RAM)或动态随机存取存储器(DRAM)。存储器设备包括由存储器单元组成的存储体，存储器控制器或存储器客户端通过存储器设备内的命令接口和数据接口来访问这些存储器单元。

附图说明

在附图的图示中以示例而非限制的方式图示了本公开。

图1是图示根据实施例的具有存储器控制器和DRAM设备的计算环境的框图，该存储器控制器和DRAM设备被配置用于时钟边沿和命令/地址(CA)采样点之间的单独DRAM偏斜校正。

图2图示了根据实施例的一组眼图，其图示了图1的五个DRAM设备处的不同时钟到CA偏斜。

图3是根据实施例的由命令缓冲器接收和从命令缓冲器发送的信号以及在相应DRAM设备处接收的信号的定时图。

图4是图示根据实施例的用于在时钟边沿和CA采样点之间进行定时调整的延迟电路的框图。

图5是图示根据实施例的具有时钟信号和CA/CS信号之间的可编程延迟的DRAM CA接口的框图。

图6是图示根据实施例的用于在时钟边沿和CA采样点之间进行定时调整的时钟延迟电路的框图。

图7A是根据实施例的用于环回测试模式以对定时偏移进行编程的芯片选择信号、时钟信号和CA信号的定时图。

图7B是图示根据实施例的由环回测试模式进行的设置扫描和保持扫描的结果的表格。

图7C是根据实施例的具有来自环回测试模式的每个DRAM设备的单独定时偏移的表格。

图8是根据实施例的具有定时调整能力的命令缓冲器的框图。

图9是根据实施例的用于对DRAM设备的延迟电路进行编程的方法的流程图。

图10是根据实施例的用于对DRAM设备的延迟电路进行编程的方法1000的流程图。

图11是根据至少一个实施例的三个接收器和延迟元件的示意图，该延迟元件可被单独编程以在三个接收器处提供逐位微调。

图12是图示根据实施例的具有时钟信号和CA/CS信号之间的可编程延迟的DRAMCA接口的框图。

具体实施方式

以下描述阐述了许多具体细节(诸如具体系统、部件、方法等的示例)以提供对本公开的若干实施例的良好理解。然而，对于本领域技术人员而言显而易见的是，可在没有这些具体细节的情况下实践本公开的至少一些实施例。在其他情况下，众所周知的部件或方法没有进行详细描述或以简单的框图格式呈现以避免不必要地混淆本公开。因此，所阐述的具体细节仅是示例性的。特定具体实施可能与这些示例性细节有所不同，但仍被认为在本公开的范围内。

当在并行总线上传送信号时，在到达耦合到总线的设备的信号之中，偏斜可由各种来源产生，因为设备根据公共定时参考对信号进行采样。设备处的偏斜变化可由具有不同信号类型的时钟信号引起。信号线的端接、驱动强度、制造差异和其他来源可导致耦合到公共总线的设备之间的偏斜。例如，在具有飞越式(fly-by)命令/地址(CA)总线的存储系统中，由于这两个信号之间的不同信令类型、端接、驱动强度和转换率，在时钟信号的时钟边沿和每个存储器位置处的CA端子之间可能存在偏斜变化。在一些情况下，偏斜变化可减小，但不能被完全消除。例如，双列直插式存储器模块(DIMM)可包括缓冲器设备，该缓冲器设备从存储器控制器接收CA信号和时钟信号并且将这些信号向外重新驱动到DIMM上的存储器设备。

本公开的各方面通过在耦合到公共总线的单独设备处提供时钟偏斜校正以便在通过公共定时参考对公共总线上的所有信号进行采样时改进公共总线的裕度来解决以上和其他考虑。在至少一个实施例中，可在DRAM设备内提供时钟偏斜校正以改进CA总线的裕度。本公开的各方面通过提供环回模式并且对接收CA信号的单独存储器设备处的偏斜校正进行编程来解决以上和其他考虑。在至少一个实施例中，环回模式可改进DIMM的CA总线上或主板上的信令的裕度。本文描述的实施例使用DRAM内的偏斜校正，其利用DRAM接口训练和DRAM内的一些附加逻辑。

图1是图示根据实施例的具有存储器控制器和DRAM设备的计算环境100的框图，该存储器控制器和DRAM设备被配置用于时钟边沿和在相应CA接收器电路处使用该时钟信号来采样的单独信号之间的单独DRAM偏斜校正。计算环境100图示了存储器模块120。在另一实施例中，一个或多个存储器设备可连接到主板上的存储器控制器。作为一种选择，环境100的一个或多个实例或其任何方面可在本文描述的实施例的架构和功能的上下文中实现。

如图1所示，环境100包括通过一个或多个总线耦合到存储器模块120的存储器控制器102，如下文更详细地描述。在一个实施例中，存储器模块120是双列直插式存储器模块(DIMM)。此类存储器模块可称为DRAM DIMM、寄存式DIMM(RDIMM)或低负载DIMM(LRDIMM)并且可与其他DRAM DIMM共享存储器信道。

在一个实施例中，存储器控制器102还包括环回测试接口电路103、时钟信号发生器104和存储器接口电路105。存储器控制器102可包括环回测试接口电路103、时钟信号发生器104和存储器接口电路105中的每一者的多个实例。时钟信号发生器104可包括锁相环(PLL)或其他电路以生成一个或多个时钟信号。时钟信号发生器104可为数据总线114₁-114₅生成选通信号并且为CA总线116₁-116₂产生时钟信号。存储器控制器102和DRAM设备上的接口电路可在数据总线上传输和接收数据。存储器控制器102上的接口电路可在CA总线上发送存储体地址、行地址和列地址或其任意组合。DRAM设备可被组织为一个或多个排(rank)。排是共享公共CA总线的一组DRAM设备。DIMM可有多排并且多个DIMM可存在于一个信道上。在其他实施例中，时钟信号发生器104可从存储器控制器102外部的源接收一个或多个时钟信号。在任一实施例中，存储器接口电路105可包括驱动器以将来自时钟信号发生器104的一个或多个时钟信号驱动离开存储器控制器102(例如，到存储器模块120上的诸如RCD或缓冲芯片的部件)。

具体地，存储器接口电路105可使用数据总线114₁-114₅将数据写入多组DRAM设备124₁-124₂和/或从其读取数据。DRAM设备124可包括多个存储体，其中每个存储体具有存储单元的2D阵列(行和列)、感测放大器、行和列解码器以及外围电路。例如，存储器模块120可各自包括以各种拓扑结构(例如，A/B侧、单排、双排、四排等)布置的八个或九个存储器设备(例如，同步DRAM(SDRAM))的阵列。在一些情况下，如图所示，进出DRAM设备124₁–124₅的数据可任选地分别由一组数据缓冲器122₁-122₅缓冲。此类数据缓冲器可用于在总线上重新驱动信号(例如，数据信号(DQ)或简单数据)以帮助减轻大型计算和/或存储器系统的高电负载。在其他实施例中，数据缓冲器122₁、122₁-122₅不存在于存储器模块120中。

存储器控制器102的存储器接口电路105使用存储器接口电路105通过一个或多个总线与存储器模块120传送CA信号和时钟信号。来自存储器接口电路105的CA信号和时钟信号可由存储器模块120处的命令缓冲器126(诸如寄存器时钟驱动器(RCD))经由命令和地址(CA)总线116使用RCD上的接收器电路来接收。例如，命令缓冲器126可以是RCD，诸如包括在寄存式DIMM(例如，RDIMM、LRDIMM等)中的RCD。命令缓冲器(诸如命令缓冲器126)可包括逻辑寄存器和锁相环(PLL)以接收来自存储器控制器102的命令和地址输入信号并且将其重新驱动到DIMM上的DRAM设备(例如，DRAM设备124₁、DRAM设备124₂等)，从而通过将DRAM设备与存储器控制器102和系统总线110隔离来减小时钟、控制、命令和地址信号加载。在一些情况下，命令缓冲器126的某些特征可经由RCD上的寄存器通过配置和/或控制设置来进行编程。在一个实施例中，命令缓冲器126包括接收器电路，其经由CA总线116从存储器控制器102接收多个命令/地址信号以及至少一个时钟信号。命令缓冲器126可将所接收的命令/地址信号分成两个或更多个单独组并且根据所接收的时钟信号生成一个或多个附加时钟信号。备选地，如图1所图示，命令缓冲器126可在第一CA总线116₁上接收第一组的CA信号(命令/地址A)并且在第二CA总线116₂上接收第二组的CA信号(命令/地址B)。命令缓冲器126还可根据所接收的时钟信号对每组命令/地址信号进行采样(例如，所接收的命令/地址信号的子集)。如图1所图示，命令缓冲器126可在CA总线116的时钟线116₃上接收时钟信号(CK)。在另一实施例中，存储器模块120的存储器设备可直接从存储器接口电路105接收CA信号和时钟信号。

在一个实施例中，存储器接口电路105从存储器控制器102的处理核心(未图示)或从利用包括存储器控制器102和存储器模块120的存储器系统的某个其他存储器客户端接收CA信号，并且从时钟信号发生器104接收外部时钟信号。存储器接口电路105包括发射器电路以通过形成CA总线116的各种信号线将CA信号(例如，CAA和CAB)和外部时钟信号驱动到存储器模块120。在一个实施例中，存储器接口电路105通过外部时钟信号的每个上升沿和下降沿中的一者或两者来驱动CA信号CAA和CAB中的每一者的一位。在一个实施例中，CA总线116传输多个CA信号CAA和CAB以及多个外部时钟信号。例如，CAA可包括七个单独的CA信号，CAB可包括七个附加的CA信号，并且时钟信号可包括一对差分时钟信号。在一个实施例中，CA总线116中的所有信号由存储器模块120的命令缓冲器126接收。

在一个实施例中，存储器控制器102的时钟信号发生器104生成外部时钟信号。存储器接口电路105经由CA总线116来将各种CA信号和外部时钟信号传输到存储器模块120。在一个实施例中，存储器接口电路105从存储器控制器102的处理设备(未图示)或从利用包括存储器控制器102的存储器系统的某个其他存储器客户端接收CA信号，并且存储器模块120从时钟信号发生器104接收外部时钟信号。存储器接口电路105通过形成CA总线116的各种信号线将CA信号(例如，CAA和CAB)和外部时钟信号(例如，CK)驱动到存储器模块120。在一个实施例中，存储器接口电路105通过外部时钟信号CK的每个上升沿或下降沿来驱动CA信号CAA和CAB中的每一者的一位。

环境100中图示的存储器模块120仅呈现一个分区。还应注意，存储器模块120未示出可存在于例如DDR5 DIMM中的所有DRAM设备和数据缓冲器。在其他实施例中，附加地或备选地，存储器模块120可包括其他存储器设备，诸如SDRAM、Rambus DRAM(RDRAM)、静态随机存取存储器(SRAM)、非易失性存储器设备如NAND闪存等。在另一实施例中，存储器模块可以是存储器卡，如SD卡、eMMC设备等。所示的其中命令缓冲器126和DRAM设备124₁-124₂是单独部件的具体示例纯粹是示例性的，并且其他分区也是可能的。例如，包括存储器模块120和/或其他部件的任何或所有部件可包括一个器件(例如，片上系统或SoC)、单个封装件或印刷电路板中的多个器件、多个分立器件、并且可有其他变型、修改和替代。此外，存储器控制器102可包括相对于图1所示的那些为附加的和/或不同的部件。此外，所示的部件可根据实施例而不同地布置。

在源同步系统中，从源(例如，存储器控制器102)发送到接收器(例如，存储器模块120上的缓冲器芯片)的数据信号被同步到由源提供并与数据信号一起传输的选通信号(其也可称为时钟信号)。

在双数据速率(DDR)存储系统中，例如，可能有八个数据信号从存储控制器102传输到存储器模块120，其中八个信号中的每个信号的一位形成写入到存储器模块120的数据的字节。每个四位聚合(即，每个半字节)可以具有用作参考时钟的对应时钟信号(例如，差分时钟信号)以转移信号。在每个半字节内，四个数据信号被同步到相同时钟，然而，所有信号都需要在同步系统中进行同步。因此，许多系统执行半字节偏斜对准操作以使所有数据信号(DQ)和时钟信号(DQS)在接收器处进行同步。

如上所述，存储器模块120可具有飞越式CA总线和点对点数据线，如图1所图示。命令缓冲器126可在时钟线116₃上接收时钟信号(CK)并且可在飞越式CA总线的时钟线上重新驱动内部时钟信号128(CK_internal)。命令缓冲器126可接收第一组DRAM的CS信号(命令/地址A)并且可在飞越式CA总线上重新驱动CA信号130。

如上所述，例如，在5600Mbps和更高的信令速率下，在时钟信号的时钟边沿和飞越式CA总线上的每个DRAM位置的CA端子之间可能存在偏斜变化，诸如以下相对于图2图示和描述的。偏斜变化可由于CA信号和CK信号之间的不同信令类型引起。例如，CK信号可以是差分信号，而CA信号可以是单端信号。端接、驱动强度和转换率也可促成偏斜变化。为了解决偏斜变化，每个DRAM设备124包括延迟电路106。延迟电路106可以包括模式寄存器以存储表示施加到在CA线、CK线或两者处接收的信号的可编程延迟的定时偏移的值。可编程延迟允许在内部时钟信号128的时钟边沿和每个相应DRAM设备124处的一个或多个接收器电路处的CA采样点之间进行定时调整。延迟电路106可包括用于在相应DRAM设备124处进行单独定时调整的电路系统。延迟电路106可由存储器控制器编程，例如，在CA总线环回模式中。在CA总线环回模式中，存储器控制器102的环回测试接口电路103可在CA总线接口116上发送已知信号模式并且接收经由数据总线接口114环回的信号。更具体地，每个单独DRAM设备124包括数据接口，该数据接口包括发射器以在正常模式中将数据传输到存储器控制器102并且在环回模式中传输所接收的信号模式。在实施例中，环回测试接口电路103可确定相应DRAM设备124的偏移，并且存储器控制器利用表示单独定时偏移的值对延迟电路106进行编程以实现可编程延迟。在至少一个实施例中，存储器控制器102通过发送具有延迟值的模式寄存器设置命令对模式寄存器进行编程。存储器控制器102可通过单独对每个模式寄存器进行编程来对每个DRAM设备124进行编程。延迟电路106产生单独定时偏移以用于内部时钟信号128的时钟边沿和相应DRAM设备处的CA采样点之间的定时调整。通过单独地对不同DRAM设备124处的不同延迟电路106进行编程，导致将每个单独DRAM设备处的时钟边沿对准在用于对单独DRAM设备处的CA信号进行采样的相应眼开度的中心或更靠近该中心。

在一个实施例中，环回测试接口电路103可使用环回模式过程来校正耦合到公共总线的单独设备处的偏斜，并且通过公共定时参考对设备进行采样。环回测试接口电路103可被实现为分立逻辑、数字信号处理块、或具有执行本文所描述的操作的功能的电路块。备选地，环回测试接口电路103的功能可以是由存储器控制器102的处理设备执行的指令集。

在一个实施例中，延迟电路106的模式寄存器存储表示时钟线的第一定时偏移的第一数字值和表示CA位(CA线)的第二定时偏移的第二数字值。在另一实施例中，延迟电路106的模式寄存器存储时钟线的第一数字值和各自对应于一个CA位的一组数字值。在另一实施例中，延迟电路106的模式寄存器存储用于通过第一组可编程延迟来延迟在对应于每个CA线的每个时钟线的接收器处接收的信号的第一组数字值，每个时钟线一个可编程延迟，以及用于通过第二组可编程延迟来延迟在每个CA位的接收器处接收的信号的第二组数字值。备选地，模式寄存器可存储一个或多个值以在时钟边沿和一个或多个CA位的CA采样点之间进行定时调整。

图2图示了根据一个实施例的一组眼图，其图示了图1的五个DRAM设备处的不同时钟到CA偏斜。DRAM设备114₁-114₅(在图1至图2中标记为U10-U14)中的每一者接收内部时钟信号128，但各自可具有时钟边沿和眼开度中心之间的不同偏斜。如对应于第一DRAM设备114₁的眼图200所示，内部时钟信号128的时钟边沿202从眼开度的中心204偏移第一偏移量206(例如，约48ps)。眼图210示出了第二DRAM设备114₂处的时钟边沿和相应眼开度的中心之间的第二偏移量212(例如，约44ps)。眼图220示出了第三DRAM设备114₃处的时钟边沿和相应眼开度的中心之间的第三偏移量222(例如，约61ps)。眼图230示出了第四DRAM设备114₄处的时钟边沿和相应眼开度的中心之间的第四偏移量232(例如，约63ps)。眼图240示出了第五DRAM设备114₅处的时钟边沿和相应眼开度的中心之间的第四偏移量242(例如，约70ps)。如图2所图示，命令缓冲器126(例如，RCD)可将时钟信号放置在单位间隔(UI)的中心附近，但时钟到CA偏斜(QCK-QCA)取决于DRAM位置而不同。时钟边沿可以是约48到70ps范围内的从UI中心的偏移，例如，取决于DRAM位置。

如上所述，环回测试接口电路103可在环回模式中测量每个偏移量并且可利用表示单独定时偏移的值对相应延迟电路106进行编程以在时钟信号的时钟边沿和相应DRAM设备124处的CA采样点(例如，眼开度的中心或中心附近)之间进行定时调整。例如，环回测试接口电路103可通过对应于第一偏移量206的第一值(例如，约48ps)对第一DRAM设备124₁处的第一延迟电路106进行编程。类似地，环回测试接口电路103可利用对应于第二偏移量212的第二值(例如，约44ps)对第二DRAM设备1242处的第二延迟电路106进行编程。可分别利用与偏移数量222、232、242相称的值对其他DRAM设备进行编程。通过单独地对延迟电路106进行编程，可减小DRAM设备之间的偏斜变化。延迟电路106可使用来编程。

图3是根据一个实施例的由命令缓冲器接收和从命令缓冲器发送的信号302以及在相应DRAM设备处接收的信号304的定时图300。信号302包括时钟信号(CK)306、内部时钟信号(ck_internal)308、芯片选择(CSn)和CA信号310。信号304包括时钟信号(CK)306(供参考)、内部时钟信号(ck_internal)312以及芯片选择(CSn)和CA信号314。一个单位间隔(UI)可以是完整时钟周期，诸如针对DDR5-5600的357ps。应当注意，DDR5-5600是特定示例性速度仓，并且在其他实施例中，可使用其他存储器技术和速度。类似地，本文描述的实施例可用于对耦合到公共并行总线的一组设备中的每个设备进行编程，并且其中在设备组中的每一者处使用公共定时参考对公共并行总线上的信号进行采样。

返回参考图3，命令缓冲器(RCD)可接收时钟信号306并且将其重新驱动到每个DRAM设备。每个DRAM设备接收在由时钟接收器缓冲后并且称为内部时钟信号308的再驱动时钟信号。内部时钟308可以是时钟信号306的延迟版本。例如，内部时钟308可以是时钟信号306后的UI，如时钟信号306的时钟边沿318和内部时钟信号308的对应时钟边沿320所图示。时钟边沿320可用于对从命令缓冲器发送的CSn和CS_A信号310进行采样。如图3所示，内部时钟信号308的时钟边沿320被对准在作为CA采样点的UI中心处。信号302从命令缓冲器输出，但取决于DRAM位置，在相应DRAM位置处接收到时钟信号时可存在偏斜，其在被时钟接收器缓冲之后变为内部时钟信号308。如图3所图示，DRAM设备从命令缓冲器接收时钟信号，该时钟信号在被时钟接收器缓冲之后成为内部时钟信号312。内部时钟信号312被延迟第一量(例如，70ps)。也就是说，内部时钟信号312的时钟边沿322从时钟信号308的时钟边沿320延迟第一量。如本文所述，延迟电路106可利用第一值324(例如，70ps)来进行编程。

图4是图示根据一个实施例的用于在时钟边沿和CA采样点之间进行定时调整的延迟电路106的框图。延迟电路106接收芯片选择(CS)信号401、CA信号403和时钟(CK)信号405。延迟电路106包括模式寄存器420和逻辑422。模式寄存器420可被编程为存储关于CK信号401、CA信号403和CK信号405或其任何组合的可编程延迟的一个或多个值。逻辑422可由模式寄存器420控制以进行在时钟边沿和延迟电路106所位于的相应DRAM设备处的CA采样点之间进行定时调整。延迟电路106输出一个或多个延迟信号，包括CS信号407、CA信号409和CK信号411。逻辑422可由模式寄存器420控制以进行定时调整。逻辑422可包括各种逻辑门和缓冲器以便进行由存储在模式寄存器420中的值指定的必要定时调整。下面参考图5至图6描述逻辑422的示例。

在一个实施例中，定时偏移表示CK信号405和CA信号403之间的偏斜量。定时偏移可通过存储在与延迟电路106相关联的模式寄存器420中的值来设置。取决于实施例，模式寄存器420可本地位于延迟电路106本身附近或者可位于DRAM设备124内的其他位置，可从该位置通过模式寄存器420的内容配置延迟电路106。在一个实施例中，耦合到存储器控制器102的处理设备或存储器控制器102将对应值写入相关联的模式寄存器420，该值表示要针对CS信号401、CA信号403、CK信号405或其任何组合引入的信号偏斜的期望量(即，对应定时偏移)，CS信号401、CA信号403、CK信号405或其任何组合在应用时将导致在延迟电路106的输出处生成偏斜输出信号(407、409、411)。

在一个实施例中，环回测试接口电路103被配置为在环回模式操作期间利用定时偏移量对寄存器值进行编程。环回模式操作可包括测量CA信号403和CK信号405之间的偏斜量，以及可归因于在信号线上传播的信号中的转变的干扰。环回测试接口电路103可测量针对多个不同偏移量检测到的干扰(例如，通过如下所描述的步长值来系统地改变偏移量)以识别其中干扰被最小化或至少被移动的偏移量。因此，可响应于CK信号411的上升沿或下降沿对CA信号409进行采样。作为减少或移动偏斜的结果，CK信号411被移动到CS信号407、CA信号409或两者的眼张度的中心，从而导致改进的眼图张度。

图5是图示根据一个实施例的具有时钟信号和CA/CS信号之间的可编程延迟的DRAM CA接口500的框图。DRAM CA接口500包括第一模式寄存器502、第一延迟元件504、第二模式寄存器506和一组延迟元件508。第一延迟元件504由存储在第一模式寄存器502中的第一值控制。第一延迟元件504通过对应于第一值的第一可编程延迟来延迟时钟信号501的时钟边沿。时钟信号501可在第一延迟元件504之前由第一缓冲器510缓冲，并且第一延迟元件504可生成延迟时钟信号503，该延迟时钟信号可由耦合到采样电路514的单独时钟线中的缓冲器512缓冲。在另一实施例中，第一延迟元件504可被复制并位于单独时钟线中的缓冲器512之后。这多个延迟元件中的每一者可由单个值或单独值控制。

第二延迟元件508由存储在第二模式寄存器506中的第二值控制。第二延迟元件508中的一者通过对应于第二值的第二可编程延迟来延迟芯片选择(CS)信号505。CS信号505可在第二延迟元件508之前由缓冲器516缓冲，并且第二延迟元件508可生成耦合到采样电路514中的一者的延迟CS信号507。多个第二延迟元件508通过对应于第二值的第二可编程延迟来延迟CA信号509。CA信号509可在第二延迟元件508之前由缓冲器518缓冲，并且第二延迟元件508可生成耦合到相应采样电路514的延迟CA信号511。

在一个实施例中，第一模式寄存器502和第二模式寄存器506在存储两个单独值(delay0、delay1)的单个寄存器中。如本文所述，单独值可被编程以单独调整时钟边沿和采样点之间的定时偏移。

在另一实施例中，第一延迟元件504由第一值控制以延迟时钟信号501的时钟边沿，并且多个第二延迟元件508由第二值控制以通过第二可编程延迟来延迟每个CA位的接收器。在另一实施例中，第一延迟元件504由第一值控制以延迟时钟信号501的时钟边沿，并且多个第二延迟元件508各自由相应可编程延迟单独控制。也就是说，单独的CA和CS线的每一者可被单独地编程以具有针对该特定线的特定值。如本文所描述，包括CS线、CA线和CK线的单独线中的每一者可使用存储在一个或多个模式寄存器中的值来单独编程。

图6是图示根据一个实施例的用于在时钟边沿和CA采样点之间进行定时调整的时钟延迟电路600的框图。时钟延迟电路600包括耦合在时钟端子604和时钟缓冲器606之间的可编程延迟线602和延迟锁相环(DLL)电路608。DLL电路608包括第一延迟元件610和第二延迟元件612。DLL电路608使用第一延迟元件610和第二延迟元件612来控制可编程延迟线602的可编程延迟。可编程延迟线602接收时钟信号601，通过可编程延迟来延迟时钟信号601，并且生成延迟时钟信号603。第一延迟元件610由存储在模式寄存器614中的第一值控制并且第二延迟元件612由存储在模式寄存器614中的第二值控制。

在一个实施例中，DLL电路608还包括相位检测器616，其接收来自第一延迟元件610的第一时钟信号601和来自可编程延迟线602的延迟时钟信号603。第一延迟元件610可通过对应于第一值的第一可编程延迟来延迟第一时钟信号604。第二延迟元件612可通过对应于第二值的第二可编程延迟来延迟该延迟时钟信号603。相位检测器616检测延迟的第一时钟信号和延迟的第二时钟信号之间的相位差并且将相位差的指示输出到控制电路618，该控制电路对可编程延迟线602的可编程延迟进行对应调整。

缓冲器606可在第二延迟元件612之前缓冲由缓冲器620反馈并再次缓冲的延迟时钟信号603，因为延迟时钟信号603在施加到对芯片选择(CS)信号605进行采样的采样电路624之前由缓冲器622再次缓冲。延迟时钟信号603在施加到对CA信号607进行采样的采样电路628之前还由缓冲器626再次缓冲。采样电路624输出经采样的CS信号609并且采样电路输出经采样的CA信号611。

在另一实施例中，第一组延迟元件可由存储在模式寄存器中的第一组值控制以通过第一组可编程延迟来延迟对应于每个CA位的每个时钟线的接收器，并且第二组延迟元件可由存储在模式寄存器中的第二组定时偏移控制以通过第二组可编程延迟来延迟每个CA位(和/或CS位)的接收器。

在一个实施例中，位于时钟线上的第一延迟元件由存储在模式寄存器中的第一值控制以通过第一可编程延迟来延迟CK线上的时钟信号。位于CA线上的第二延迟元件由存储在模式寄存器中的第二值控制以通过第二可编程延迟来延迟第一CA线上的CA信号。在另一个实施例中，位于CS线上的第三延迟元件由存储在模式寄存器中的第三值控制以通过第三可编程延迟来延迟CS线上的CS信号。第二可编程延迟和第三可编程延迟可为相同的。第一延迟元件、第二延迟元件和第三延迟元件可被复制一次或多次以单独地或共同地校正时钟信号和每个CA/CA信号之间的偏斜。例如，位于第二CA线上的第四延迟元件由存储在模式寄存器中的第二值控制以通过第二可编程延迟来延迟第二CA线上的第二CA信号。备选地，独立于第一CA线上的CA信号的第二可编程延迟，第四延迟元件可由其自身值控制以通过其自身的可编程延迟来延迟第二CA信号。

如本文所描述，延迟元件的一个或多个值可在环回测试模式期间由存储器控制器102编程，诸如图7A至图7C所图示的。存储器控制器102可执行环回测试模式700，其中它执行设置扫描708和保持扫描710。图7A是根据一个实施例的用于环回测试模式700以编程对应于定时偏移的值的芯片选择(CS)信号702、时钟信号704和CA信号706的定时图。存储器控制器102使用环回测试接口电路103以环回测试模式(也称为CA训练模式(CATM))针对每个DRAM设备执行设置扫描708和保持扫描710并且将结果(CATM结果)存储在表712，诸如图7B所图示。利用环回测试模式，存储器控制器可以扫描CA线至DRAM接口，从而保持CK处于相同相位，并且来自DRAM设备的输出通过数据总线发送到存储器控制器，该输出指示CA设置和保持时间。基于模拟数据，将如图7B至图7C所示的那样反映每个DRAM的CATM结果。存储器控制器102可使用表712中的CATM结果来创建定时偏移表714，诸如图7C所图示，其包括来自环回测试模式700的每个DRAM设备的单独定时偏移。也就是说，存储器控制器可使用CATM结果来单独地补偿每个DRAM的CA与CK的偏斜。可以针对每个DRAM独立地训练由于端接、驱动强度、转换率和DIM制造而引起的偏斜变化。表714包括第一DRAM设备的第一定时偏移716、第二DRAM设备的第二定时偏移718、第三DRAM设备的第三定时偏移720、第四DRAM设备的第四定时偏移722和以及第五DRAM设备的第五定时偏移724。定时偏移是不同值并且对应于将在时钟信号704与相应DRAM设备处的CS信号702和CA信号706之间进行的适当定时调整。在一个实施例中，相应第一延迟(delay0)可在DRAM设备的模式寄存器(MR)中通过校正值来编程以改进所有DRAM设备的设置和保持裕度。存储器控制器可使用每个DRAM可寻址性(PDA)模式来对DRAM设备的MR进行编程。类似地，相应第二延迟(delay1)可在具有校正值的MR中进行编程以改进所有DRAM设备的设置和保持裕度。在该特定示例中，第二延迟(delay1)在这种情况下保持为零，因为CK位于单独眼的中心的左侧。备选地，可使用第一延迟和第二延迟的不同组合来改进DRAM设备的设置和保持裕度。

在另一实施例中，控制器可将信号模式发送到设备，诸如DRAM设备。设备在第一接口上接收信号模式并且在数据接口上将信号模式的采样结果发送回控制器。控制器可基于采样结果使用延迟为设备设置最佳采样点。控制器可通过设置最佳采样点的值对设备的模式寄存器进行编程。例如，控制器可发送模式寄存器命令以对一个或多个延迟元件进行编程，从而为设备设置最佳采样点。在另一实施例中，控制器可对耦合到公共总线的多个设备(诸如多个DRAM设备)进行编程。在该实施例中，控制器可向多个设备发送信号模式并且从相应设备的每个数据接口接收信号模式的采样结果。控制器可基于从多个设备接收的不同采样结果为多个设备中的每一者设置最佳采样点。

如上所述，存储器控制器可对每个DRAM设备的单独定时偏移量进行编程。在其他实施例中，存储器控制器的功能和操作也可在命令缓冲器(诸如存储器模块的RCD)中执行，诸如相对于图8图示和描述的。

图8是根据一个实施例的具有定时调整能力的命令缓冲器826的框图。命令缓冲器826可与图1的命令缓冲器126类似地操作，不同之处在于命令缓冲器826包括有限状态机(FSM)803以执行DRAM设备的测量并且编程对应于相应DRAM设备的单独定时偏移的值。FSM803可使用PDA模式来扫描CA总线至每个DRAM并且在错误线813上获得反馈。每个DRAM设备可在耦合到命令缓冲器826的错误输入引脚(ERROR_in)的警报引脚(ALERT_n)上输出数据。FSM 803可找到CA总线的设置和保持窗口以用于对该DRAM位置处的特定DRAM进行编程。FSM803可在该特定DRAM位置的最佳采样点处对DRAM设备内的对应定时偏移(延迟值)进行编程。如果DRAM具有可独立编程的每位延迟元件，则FSM 803还可扩展该过程以利用DRAM在每位基础上对单独定时调整进行编程。

图9是根据一个实施例的用于对DRAM设备的延迟电路进行编程的方法900的流程图。方法900可由可包括硬件(例如，电路系统、专用逻辑、可编程逻辑、微代码等)、软件(例如，在处理设备上运行以执行硬件模拟的指令)或其组合的处理逻辑执行。在一个实施例中，方法900由存储器控制器102执行，如图1所示。在另一实施例中，方法900由命令缓冲器826执行，如图8所示。

参考图9，在框902处，方法900开始于在环回测试模式中在存储器模块的CA总线上发送已知信号模式。存储器模块包括位于飞越式CA总线上的不同DRAM位置的多个DRAM设备。处理逻辑在数据总线上从DRAM设备接收环回信号(框904)。处理逻辑为每个DRAM设备确定偏移(框906)。处理逻辑利用表示单独定时偏移的值对每个DRAM设备进行编程以实现可编程延迟，从而允许在时钟信号的时钟边沿和相应DRAM设备处的CA采样点之间进行定时调整(框908)，并且方法900结束。

在另一实施例中，处理逻辑基于第一DRAM设备的环回信号来确定第一时钟边沿和第一DRAM设备处的CA采样点之间的第一定时偏移。处理逻辑将表示第一定时偏移的第一值发送到第一DRAM设备。第一DRAM设备可将第一值存储在模式寄存器中。在另一实施例中，处理逻辑还基于第二DRAM设备的环回信号来确定第二时钟边沿和第二DRAM设备处的第二CA采样点之间的第二定时偏移，并且将表示第二定时偏移的第二值发送到第二DRAM设备，该第二定时偏移不同于该第一定时偏移。第二DRAM设备可将第二值存储在模式寄存器中。

在另一实施例中，处理逻辑基于第一DRAM设备的环回信号来确定时钟信号的第一定时偏移，以及第一DRAM设备处的CA信号的第二定时偏移。处理逻辑将表示第一定时偏移的第一值和表示第二定时偏移的第二值发送到第一DRAM设备。第一值和第二值在施加到第一DRAM设备处的一个或多个延迟元件时校正第一时钟边沿和第一DRAM设备处的CA采样点之间的第一偏斜。在另一实施例中，处理逻辑还基于第二DRAM设备处的环回信号来确定第二时钟信号的第三定时偏移和第二DRAM设备处的第二CA信号的第四定时偏移。处理逻辑将表示第三定时偏移的第三值和表示第四定时偏移的第四值发送到第二DRAM设备。第二DRAM设备可将第三值和第四值存储在模式寄存器中。第三值和第四值在施加到第二DRAM设备处的一个或多个延迟元件时校正第二时钟边沿和第二DRAM设备处的第二CA采样点之间的第二偏斜。

在另一实施例中，处理逻辑基于第一DRAM设备的环回信号来确定第一时钟边沿和第一DRAM设备处的芯片选择(CS)采样点之间的第一定时偏移，并且将表示第一定时偏移的第一值发送到第一DRAM设备。第一DRAM设备可将第一值存储在模式寄存器中。在另一实施例中，处理逻辑基于第一DRAM设备的环回信号来确定第一时钟边沿和CA采样点之间以及第一时钟边沿和第一DRAM设备处的芯片选择(CS)采样点之间的第一定时偏移。处理逻辑将表示第一定时偏移的第一值发送到第一DRAM设备。第一DRAM设备可将第一值存储在模式寄存器中。

如本文所描述，由于一些类型的总线的多目的地特性，诸如从RCD到多个DRAM的DDR5背面总线，因此总线上存在使得眼开度对于不同DRAM设备和不同总线位为不同的反映。通过在接收器侧添加偏斜微调，在接收器和接收器之后的后续逻辑的内部时钟之间可能存在定时问题。

本公开的方面通过在接收器处提供逐位微调来克服定时问题。本公开的各方面可将可编程偏斜量应用于每个单独时钟信号至每个接收器，并且将延迟应用于每个接收器的输出，如下面相对于图10至图12描述的。例如，如果时钟信号上的延迟是第一延迟值Δt1，并且接收器输出处的输出接收器信号上的延迟是第二延迟值Δt2，则方法是确保第一延迟值和第二延迟值的组合延迟Δt1+Δt2等于最早位(最左眼中心)和最晚位(最右眼中心)之间的偏移，使得接收器的时钟信号与输入眼中心对准，同时在接收器输出处维持恒定延迟/眼。在至少一个实施例中，延迟设置是使用算法来生成的，诸如图10中阐述的算法。

图10是根据一个实施例的用于对DRAM设备的延迟电路进行编程的方法1000的流程图。方法1000可由可包括硬件(例如，电路系统、专用逻辑、可编程逻辑、微代码等)、软件(例如，在处理设备上运行以执行硬件模拟的指令)或其组合的处理逻辑执行。在一个实施例中，方法1000由存储器控制器102执行，如图1所示。在另一个实施例中，方法1000由命令缓冲器826执行，如图8所示。

参考图10，在框1002处，方法900开始于处理逻辑通过处于最小设置的时钟延迟来确定每个输入位的眼开度的中心。处于最小设置的时钟延迟允许找到每个输入位的输入眼中心。处理逻辑基于眼开度的中心来确定最早输入位和最晚输入位之间的时间差(框1004)。例如，最早输入位是最左眼中心并且最晚输入位是所有眼中心之间的最右眼中心。可假设最左眼中心是位“e”并且最右眼中心是位“n”便给一个或多个位“m”眼中心处于“e”和“n”之间。处理逻辑确定到接收器的每个输入时钟信号的第一延迟值和每个输出接收器信号的第二延迟值(框1006)。假设位“n”和位“e”的眼中心之间的时间差是时间差Δtn，则一个或多个位“m”中的任一者和位“e”之间的时间差是Δtm。然后对于最早位“e”，输入时钟信号(Rx时钟)的为零的第一延迟值(Δt＝0)和接收器输出处的等于时间差Δtn的第二延迟值被添加到相应接收器。这是因为最早位“e”是最左眼中心或最早眼中心并且不需要输入时钟信号(Rx时钟)上的延迟，但需要Rx输出处的等于针对位“n”可见的延迟的延迟。然后对于最晚位“n”，输入时钟信号(Rx时钟)的等于时间差Δt＝n的第一延迟值和接收器输出处的为零的第二延迟值(Δt＝0)被添加到相应接收器。这是因为最晚位“n”是最右眼中心或最晚眼中心并且需要输入时钟信号(Rx时钟)上的延迟，但不需要Rx输出处的延迟。对于中间位“m”，添加了Rx时钟的等于Δt＝m的第一延迟值和Rx输出处的等于Δt＝Δtn-Δtm的第二延迟值。这是因为中间位“m”位于位“e”和位“n”眼中心之间，并且如此Rx时钟需要作为位“e”眼中心与其自身输入眼中心的延迟之间的差异的延迟。然后必须将其输入眼中心与最晚位“n”之间的延迟差异添加到Rx的输出。

返回参考图10，处理逻辑利用输入时钟信号的第一偏移值和输出接收器信号的第二延迟值对DRAM设备的每个接收器进行编程以允许在时钟信号的时钟边沿和相应位处的采样点之间进行定时调整信号(框1008)；并且方法1000结束。

在图11中通过针对三个位的三个接收器的示例进一步图示了方法1000的方法。

图11是根据至少一个实施例的三个接收器和延迟元件的示意图，该延迟元件可被单独编程以在三个接收器处提供逐位微调。第一接收器1102接收第一输入信号1104并且提供第一输出信号1106。第二接收器1108接收第二输入信号1110并且提供第二输出信号1112。第三接收器1114接收第二输入信号1116并且提供第二输出信号1118。使用上述方法1000，第一接收器1102被确定为最早位e，第二接收器1108被确定为中间位m，并且第三接收器1114被确定为最晚位n。如上所述，最早位e和最晚位n之间的时间差被确定为Δtn。对于第一接收器1102，对应于最早位“e”，第一延迟元件1120利用输入时钟信号(Rx时钟)1122的第一延迟值零(Δt＝0)来进行编程，并且第二延迟元件1124利用接收器输出处的等于时间差Δtn的第二延迟值来进行编程。第二延迟元件1124接收并延迟第一输出信号1106以将延迟输出信号1126提供给用内部时钟1130计时的逻辑1128。这是因为最早位“e”是最左眼中心或最早眼中心并且不需要输入时钟信号(Rx时钟)上的延迟，但需要Rx输出处的等于针对位“n”可见的延迟的延迟。

对于第二接收器1108，对应于中间位m，第三延迟元件1132通过输入时钟信号(Rx时钟)1122的等于Dt_m(Δt＝m)的第一延迟值来进行编程，并且第四延迟元件1136利用接收器输出处的等于Dt＝Dt_n-Dt_m(Δt＝Δtn-Δtm)的第二延迟值来进行编程。第三延迟元件1132接收并延迟输入时钟信号1122以向第二接收器1132提供延迟时钟信号1134。第四延迟元件1136接收并延迟第二输出信号1112以向用内部时钟1130计时的逻辑1128提供延迟输出信号1138。这是因为中间位“m”位于位“e”和位“n”眼中心之间，并且如此Rx时钟需要作为位“e”眼中心与其自身输入眼中心的延迟之间的差异的延迟。然后必须将其输入眼中心与最晚位“n”之间的延迟差异添加到Rx的输出。

对于第三接收器1108，对应于最晚位“n”，第五延迟元件1140利用等于时间差Δt＝n的第一延迟值来进行编程，并且第六延迟元件1144利用接收器输出处的为零的第二延迟值(Δt＝0)来进行编程。第五延迟元件1140接收并延迟输入时钟信号1122以向第三接收器1132提供延迟时钟信号1142。这是因为最晚位“n”是最右眼中心或最晚眼中心并且需要输入时钟信号(Rx时钟)上的延迟，但不需要Rx输出处的延迟。

图12是图示根据一个实施例的具有时钟信号和CA/CS信号之间的可编程延迟的DRAM CA接口1200的框图。如由类似的附图标记表示，DRAM CA接口1200与DRAM CA接口500类似，除了DRAM CA接口1200附加地包括第三模式寄存器1202、第二组延迟元件1204(delay2)、第四模式寄存器1206和第三组延迟元件1208。第二组延迟元件1204可由存储在第三模式寄存器1202中的对应值单独控制。第二组延迟元件1204中的每一者通过对应于第三模式寄存器1202中的相应值的相应可编程延迟来延迟时钟信号503。在一个实施例中，存储在第三模式寄存器1202和第四模式寄存器1206中的值分别对应于第一延迟值和第二延迟值，如上文相对于图10至图11所述。

在一个实施例中，以上相对于图10至图12描述的方法可在RCD-CPU接口和/或RCD-存储器接口(RDIMM/LRDIMM)、CPU-存储器地址(UDIMM)和RCD-DB接口(LRDIMM)处使用。

尽管以特定顺序显示和描述了本文的方法的操作，但可改变每个方法的操作的顺序以使得某些操作可以相反顺序执行，或者使得某些操作可至少部分地与其他操作同时执行。在某些具体实施中，不同操作的指令或子操作可以间歇和/或交替的方式进行。

应当理解，上面的描述是说明性的，而不是限制性的。在阅读和理解以上描述后，许多其他具体实施对于本领域技术人员而言将是显而易见的。因此，本公开的范围应当参考所附权利要求以及此类权利要求所享有的等同物的全部范围来确定。

在上面描述中，阐述了许多细节。然而，对于本领域的技术人员而言显而易见的是，可在没有这些具体细节的情况下实践本公开的方面。在一些情况下，众所周知的结构和设备以框图形式显示，而不是详细显示，以避免混淆本公开。

上面详细描述的某些部分是根据算法和对计算机存储器内的数据位的操作的符号表示来呈现的。这些算法描述和表示是数据处理领域的技术人员用来最有效地将他们的工作内容传达给本领域其他技术人员的手段。算法在这里并且通常被认为是导致期望结果的自洽步骤序列。该步骤是需要对物理量进行物理操作的步骤。通常，但不一定，这些量采用能够被存储、传输、组合、比较和以其他方式操纵的电或磁信号的形式。有时主要出于常用的原因，将这些信号称为位、值、元素、符号、字符、术语、数字等已被证明是方便的。

然而，应当记住，所有这些和类似的术语都与适当的物理量相关联并且只是应用于这些量的方便标签。除非另有具体说明，否则从以下讨论中显而易见，应当理解，在整个描述中，使用诸如“接收”、“确定”、“选择”、“存储”、“设置”等术语的讨论是指计算机系统或类似电子计算设备的动作和过程，其操纵计算机系统的寄存器和存储器内的表示为物理(电子)量的数据并且将其转换成计算机系统存储器或寄存器或其他此类信息存储装置、传输或显示设备内的类似地表示为物理量的其他数据。

本公开还涉及用于执行本文的操作的装置。该装置可为所需目的而专门构造，或者它可包括通用计算机，该通用计算机由存储在计算机中的计算机程序选择性地激活或重新配置。此类计算机程序可存储在计算机可读存储介质中，诸如但不限于任何类型的盘，包括软盘、光盘、CD-ROM和磁光盘、只读存储器(ROM))、随机存取存储器(RAM)、EPROM、EEPROM、磁卡或光卡、或适用于存储电子指令的任何类型的介质，其各自耦合到计算机系统总线。

本文呈现的算法和显示与任何特定计算机或其他装置没有内在关联。根据本文的教导内容，各种通用系统可与程序一起使用，或者可证明构造更专用的装置来执行所需方法步骤是方便的。各种这些系统的所需结构将出现，如在描述中阐述的。此外，本公开的方面未参考任何特定编程语言来描述。应当理解，可使用各种编程语言来实现如本文所述的本公开的教导内容。

本公开的方面可作为计算机程序产品或软件提供，其可包括其上存储有指令的机器可读介质，该指令可用于对计算机系统(或其他电子设备)进行编程以执行根据本公开的过程。机器可读介质包括用于以机器(例如，计算机)可读的形式存储或传输信息的任何规程。例如，机器可读(例如，计算机可读)介质包括机器(例如，计算机)可读存储介质(例如，只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储介质、光存储介质、闪存存储器设备等)。

Claims (23)

1.一种集成电路存储器设备，包括：

第一接口，用以接收命令/地址(CA)信号和时钟信号；

数据接口，其中所述第一接口在CA总线环回模式中用以接收CA信号的模式，并且所述数据接口在所述CA总线环回模式中用以输出所接收的所述CA信号的模式；

模式寄存器，用以存储表示所述时钟信号和所述第一接口的采样点之间的定时偏移的值。

2.根据权利要求1所述的集成电路存储器设备，还包括：

第一延迟元件，由存储在所述模式寄存器中的第一值控制，以通过第一可编程延迟来延迟所述时钟边沿；以及

多个延迟元件，各自由存储在所述模式寄存器中的第二值控制，以针对每个对应CA位，通过第二可编程延迟来延迟接收器的采样点。

3.根据权利要求1所述的集成电路存储器设备，还包括：

第一延迟元件，由存储在所述模式寄存器中的第一值控制，以通过第一可编程延迟来延迟所述时钟边沿；以及

多个延迟元件，各自由存储在所述模式寄存器中的相应值控制，以通过相应可编程延迟来延迟每个CA位的接收器。

4.根据权利要求1所述的集成电路存储器设备，还包括：

可编程延迟线，耦合在时钟端子和时钟缓冲器之间；以及

延迟锁相环(DLL)电路，包括第一延迟元件和第二延迟元件，其中所述DLL电路用以使用所述第一延迟元件和所述第二延迟元件来控制所述可编程延迟线的可编程延迟，其中所述第一延迟元件由所述模式寄存器中的第一定时偏移值控制，并且所述第二延迟元件由存储在所述模式寄存器中的第二值控制。

5.根据权利要求1所述的集成电路存储器设备，还包括：

第一多个延迟元件，由存储在所述模式寄存器中的第一组值控制，以通过第一组可编程延迟来延迟对应于每个CA位的每个时钟线的接收器；以及

第二多个延迟元件，各自由存储在所述模式寄存器中的第二组定时偏移控制，以通过第二组可编程延迟来延迟每个CA位的接收器。

6.根据权利要求1所述的集成电路存储器设备，还包括：

多个CA线中的第一CA线；

时钟(CK)线；

所述时钟线上的第一延迟元件，所述第一延迟元件由存储在所述模式寄存器中的第一值控制，以通过第一可编程延迟来延迟所述CK线上的时钟信号；以及

所述第一CA线上的第二延迟元件，所述第二延迟元件由存储在所述模式寄存器中的第二值控制，以通过第二可编程延迟来延迟所述第一CA线上的CA信号。

7.根据权利要求6所述的集成电路存储器设备，还包括：

芯片选择(CS)线；以及

所述CS线上的第三延迟元件，所述第三延迟元件由存储在所述模式寄存器中的第二值控制，以通过所述第二可编程延迟来延迟所述CS线上的CS信号。

8.根据权利要求6所述的集成电路存储器设备，还包括：

所述多个CA线中的第二CA线；以及

所述第二CA线上的第四延迟元件，所述第四延迟元件由存储在所述模式寄存器中的所述第二值控制，以通过所述第二可编程延迟来延迟所述第二CA线上的第二CA信号。

9.根据权利要求6所述的集成电路存储器设备，还包括：

所述多个CA线中的第二CA线；以及

所述第二CA线上的第四延迟元件，所述第四延迟元件由存储在所述模式寄存器中的第三值控制，以通过第三可编程延迟来延迟所述第二CA线上的第二CA信号。

10.一种存储器控制器，包括：

命令/地址(CA)总线接口；

数据总线接口；

电路系统，耦合到所述CA总线接口和所述数据总线接口，在CA总线环回模式中，所述电路系统用以：

在环回测试模式中，在所述CA总线接口上发送已知信号模式；

在所述数据总线接口上接收环回信号；

确定针对多个集成电路存储器设备中的每个集成电路存储器设备的偏移；以及

利用表示用于可编程延迟的单独的定时偏移的值对所述多个集成电路存储器设备中的每个集成电路存储器设备进行编程，以允许在时钟信号的时钟边沿和所述相应集成电路存储器设备处的CA采样点之间进行定时调整。

11.根据权利要求10所述的存储器控制器，其中所述电路系统还用以：

基于针对所述多个集成电路存储器设备中的第一集成电路存储器设备的所述环回信号，确定第一时钟边沿和所述第一集成电路存储器设备处的CA采样点之间的第一定时偏移；以及

将表示所述第一定时偏移的第一值发送到所述第一集成电路存储器设备。

12.根据权利要求11所述的存储器控制器，其中所述电路还用以：

基于针对所述多个集成电路存储器设备中的第二集成电路存储器设备的环回信号，确定第二时钟边沿和所述第二集成电路存储器设备处的第二CA采样点之间的第二定时偏移；以及

将表示所述第二定时偏移的第二值发送到所述第二集成电路存储器设备，所述第二定时偏移不同于所述第一定时偏移。

13.根据权利要求10所述的存储器控制器，其中所述电路系统还用以：

基于针对所述多个集成电路存储器设备中的第一集成电路存储器设备的所述环回信号，确定针对时钟信号的第一定时偏移和针对所述第一集成电路存储器设备处的CA信号的第二定时偏移；以及

将表示所述第一定时偏移的第一值和表示所述第二定时偏移的第二值发送到所述第一集成电路存储器设备，其中所述第一值和所述第二值在应用于所述第一集成电路存储器设备处的一个或多个延迟元件时，校正第一时钟边沿和所述第一集成电路存储器设备处的CA采样点之间的第一偏斜。

14.根据权利要求13所述的存储器控制器，其中所述电路系统还用以：

基于针对所述多个集成电路存储器设备中的第二集成电路存储器设备的所述环回信号，确定针对第二时钟信号的第三定时偏移和针对所述第二集成电路存储器设备处的第二CA信号的第四定时偏移；以及

将表示所述第三定时偏移的第三值和表示所述第四定时偏移的第四值发送到所述第二集成电路存储器设备，其中所述第三值和所述第四值在应用于所述第二集成电路存储器设备处的一个或多个延迟元件时，校正第二时钟边沿和所述第二集成电路存储器设备处的第二CA采样点之间的第二偏斜。

15.根据权利要求10所述的存储器控制器，其中所述电路系统还用以：

基于针对所述多个集成电路存储器设备中的第一集成电路存储器设备的所述环回信号，确定第一时钟边沿和所述第一集成电路存储器设备处的芯片选择(CS)采样点之间的第一定时偏移；以及

将表示所述第一定时偏移的第一值发送到所述第一集成电路存储器设备。

16.根据权利要求10所述的存储器控制器，其中所述电路还用以：

基于针对所述多个集成电路存储器设备中的第一集成电路存储器设备的所述环回信号，确定第一时钟边沿和CA采样点之间以及所述第一时钟边沿和所述第一集成电路存储器设备处的芯片选择(CS)采样点之间的第一定时偏移；以及

将表示所述第一定时偏移的第一值发送到所述第一集成电路存储器设备。

17.一种方法，包括：

由设备在环回测试模式中在命令/地址(CA)总线上将已知信号模式发送到多个集成电路存储器设备；

由所述设备在数据总线上从所述多个集成电路存储器设备接收环回信号；

由所述设备确定针对所述集成电路存储器设备中的每个集成电路存储器设备的偏移；以及

由所述设备利用表示用于可编程延迟的单独的定时偏移的值对所述多个集成电路存储器设备中的每个集成电路存储器设备进行编程，以允许在时钟信号的时钟边沿和所述相应集成电路存储器设备处的CA采样点之间进行定时调整。

18.根据权利要求17所述的方法，还包括：

由所述设备基于针对所述多个集成电路存储器设备中的第一集成电路存储器设备的所述环回信号，确定第一时钟边沿和所述第一集成电路存储器设备处的CA采样点之间的第一定时偏移；以及

由所述设备将表示所述第一定时偏移的第一值发送到所述第一集成电路存储器设备。

19.根据权利要求18所述的方法，还包括：

由所述设备基于针对所述多个集成电路存储器设备中的第二集成电路存储器设备的环回信号，确定第二时钟边沿和所述第二集成电路存储器设备处的第二CA采样点之间的第二定时偏移；以及

由所述设备将表示所述第二定时偏移的第二值发送到所述第二集成电路存储器设备，所述第二定时偏移不同于所述第一定时偏移。

20.根据权利要求17所述的方法，还包括：

由所述设备基于针对所述多个集成电路存储器设备中的第一集成电路存储器设备的所述环回信号，确定针对时钟信号的第一定时偏移和针对所述第一集成电路存储器设备处的CA信号的第二定时偏移；以及

由所述设备将表示所述第一定时偏移的第一值和表示所述第二定时偏移的第二值发送到所述第一集成电路存储器设备，其中所述第一值和所述第二值在应用于所述第一集成电路存储器设备处的一个或多个延迟元件时，校正第一时钟边沿和所述第一集成电路存储器设备处的CA采样点之间的第一偏斜。

21.根据权利要求20所述的方法，还包括：

由所述设备基于针对所述多个集成电路存储器设备中的第二集成电路存储器设备的所述环回信号，确定针对第二时钟信号的第三定时偏移和针对所述第二集成电路存储器设备处的第二CA信号的第四定时偏移；以及

由所述设备将表示所述第三定时偏移的第三值和表示所述第四定时偏移的第四值发送到所述第二集成电路存储器设备，其中所述第三值和所述第四值在应用于所述第二集成电路存储器设备处的一个或多个延迟元件时，校正第二时钟边沿和所述第二集成电路存储器设备处的第二CA采样点之间的第二偏斜。

22.根据权利要求17所述的方法，还包括：

由所述设备基于针对所述多个集成电路存储器设备中的第一集成电路存储器设备的所述环回信号，确定第一时钟边沿和所述第一集成电路存储器设备处的芯片选择(CS)采样点之间的第一定时偏移；以及

由所述设备将表示所述第一定时偏移的第一值发送到所述第一集成电路存储器设备。

23.根据权利要求17所述的方法，还包括：

由所述设备基于针对所述多个集成电路存储器设备中的第一集成电路存储器设备的所述环回信号，确定第一时钟边沿和CA采样点之间以及所述第一时钟边沿和所述第一集成电路存储器设备处的芯片选择(CS)采样点之间的第一定时偏移；以及

由所述设备将表示所述第一定时偏移的第一值发送到所述第一集成电路存储器设备。