CN101485091B - 用于减小同步电路中的振荡的方法及设备 - Google Patents

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Abstract

本发明描述控制信号振荡滤波电路、延迟锁定环路、时钟同步方法及装置以及并入有控制信号振荡滤波电路的系统。振荡滤波电路包含经配置以对振荡进行滤波的第一振荡滤波器及经配置以对相位检测器的输出进行平均滤波并响应于所述平均滤波向可调整延迟线产生控制信号的择多滤波器。

Description

用于减小同步电路中的振荡的方法及设备
技术领域
本发明大体来说涉及存储器装置，且更特定来说涉及适于与共用外部时钟信号同步接收输入数据及提供输出数据的存储器装置。
背景技术
背景技术：包含存储器及处理器并与外部时钟信号同步操作的集成电路通常产生一种用于选通逻辑的脉动性质且用于为同步步骤分级的内部时钟信号。由于与连续的传播层级相关联的固有等待时间，与外部时钟信号相比，所述内部时钟信号可发生延迟。这一延迟可致使装置在高频率操作期间性能劣化。例如，在以高频率操作期间，存取时间(即，在接收到外部时钟信号后输出数据所需要的时间)可变得比从所接收的外部时钟信号产生内部时钟信号所需要的时间更长。
已研究出若干方法来减小较高频率下的存储器装置的性能劣化，其中一种方法包含使内部时钟信号与外部时钟信号同步。一种同步实施方案包含用作内部时钟信号产生器的延迟锁定环路(DLL)。DLL使用一种由一连串可连接延迟元件组成的可调整延迟线。使用数字信息来将特定数目的延迟元件包含在延迟线内或将其排除在外。在常规DLL中，时钟输入缓冲器接受时钟输入信号并将所述信号传输到延迟元件的一个或一个以上延迟线。延迟路径的延迟从最小设定值增大，直到经延迟参考时钟的边缘最终经时移以刚好超过参考时钟的下一对应边缘。作为常规DLL的一个元件，数字相位检测器控制延迟线传播延迟以使得经延迟时钟保持与外部或参考时钟同步。
常规DLL会遭受许多缺陷。外部时钟信号易受到噪声干扰影响，所述噪声干扰可致使外部时钟信号在期望频率附近振荡。此振荡致使DLL跟踪所述振荡信号，此导致延长的时间周期来建立足够的稳定性，所述足够的稳定性供DLL断定引导内部电路的“锁定”信号以依赖于内部时钟来实现与外部电路同步。振荡可由外部时钟抖动、相位检测电路噪声干扰及工艺-电压-温度(PVT)偏差而引起。DLL电路中的振荡引起向DLL延迟线的额外移位，从而消耗掉额外的不必要功率，从而导致需要较长持续时间来建立“锁定”状态。
因此，存在改善DLL的性能并克服(或至少减少)上述问题中的一者或一者以上的需要。
发明内容
本发明揭示内容涉及一种包含经设计以减少DLL电路中的振荡的滤波器的高速、低功率延迟锁定环路(DLL)。高速、低功率数字外围设计要求良好控制及稳定的DLL功能以防止DLL电路由于输入时钟(例如，外部时钟)抖动、相位检测电路噪声干扰以及由工艺-电压-温度(PVT)差异所引起的偏差而发生振荡。DLL电路中的振荡可导致向DLL延迟线的额外移位、消耗掉额外的不必要功率且进一步致使延缓到达DLL锁定状态。
本发明的各种代表性实施例经设计以通过提早检测振荡并取消或阻尼移位振荡来减少DLL振荡。在本发明一个实施例中，通过检测指定DLL电路中延迟线的相反移位方向的不同延迟线控制信号来实现对延迟线控制信号振荡的取消。在一个具体实施例中，通过从相位检测器直接监视延迟线控制信号来检测所述不同延迟线控制信号。在另一实施例中，在DLL电路中的择多滤波之后检测所述不同延迟线控制信号。在又一实施例中，对来自相位检测器及来自所述择多滤波器的延迟线控制信号进行调节或滤波以使得对延迟线的振荡最小化。通常，将当前延迟线控制信号(例如，左移位或右移位)与先前缓冲的控制信号作比较。可缓冲若干先前控制信号以供与当前控制信号进行比较及分析，然而，缓冲及比较多个控制信号会增加响应时间。
附图说明
以下图式中图解说明当前视为实施本发明的最佳模式，图式中：
图1是根据本发明实施例的电子系统的系统图；
图2是根据本发明实施例包含用于对外部输入时钟信号的振荡进行滤波的DLL的存储器装置的方块图；
图3是图解说明根据本发明实施例用于对外部时钟信号的振荡进行滤波的振荡滤波过程的状态图；
图4是根据本发明另一实施例包含用于对外部输入时钟信号的振荡进行滤波的DLL的存储器装置的方块图；
图5是根据本发明又一实施例包含用于对外部输入时钟信号的振荡进行滤波的DLL的存储器装置的方块图；且
图6图解说明根据本发明实施例包含一个或一个以上装置的半导体晶片，所述装置包含其中具有DLL的存储器装置。
具体实施方式
DLL电路可应用于各种电子电路及系统，其一实例为同步存储器系统。在同步存储器系统中，例如在动态随机存取存储器系统中，数据输出锁存选通脉冲或时钟应被锁定或应与外部时钟维持一固定关系以获得高速性能。时钟存取及输出保持时间由内部电路的延迟时间来确定。参照图1，图中提供例示性电子系统10(例如计算机系统)的简化方块图。电子系统10包含耦合到主机总线14的处理器12。存储器控制器16耦合到主机总线14及存储器装置18两者。主机桥接器20将主机总线14耦合到I/O总线22(例如，外围组件互连(PCI)总线)。将一个或一个以上输入装置24耦合到I/O总线22。类似地，将一个或一个以上输出装置26耦合到I/O总线22。
处理器12通过存储器控制器16与存储器装置18通信。存储器控制器16向存储器装置18提供存储器地址及逻辑信号以表征期望的存储器事务。在所图解说明的实施例中，存储器装置18是一种诸如同步动态随机存取存储器(SDRAM)的同步存储器装置。虽然已参照SDRAM描述了本发明，但其应用并不限于此。鉴于本文揭示内容，本发明可适于与其它类型的存储器装置(未显示)一起使用。
图2、图4及图5图解说明根据本发明各种例示性实施例的存储器装置18的各种实施例的简化方块图。图2、图4及图5的各种实施例图解说明一个或一个以上振荡滤波器在同步电路(例如存储器装置)的DLL内的各种布局。
参照图2的代表性实施例，存储器装置18包含用于在其中存储可寻址数据的存储器核心或存储器阵列28。存储器阵列28可进一步包含用于对向数据输出锁存器30的数据递送进行分级的管线或缓冲器。管线操作元件可代表与同步存储器技术相一致的装置特性延迟。所属技术领域的技术人员可了解对同步存储器中的数据的分级及管线操作，且因此本文中将不再对其进一步描述。
存储器装置18进一步包含DLL 32。DLL 32经实施以预测存储器装置18内的时钟信号的环路延迟且用于将所述时钟信号提供给数据输入锁存器30。DLL 32包含用于接收外部时钟信号XCLK的时钟输入路径34。所述外部时钟信号XCLK可来源于存储器控制器16(图1)或可由电子系统10(图1)的时钟产生器(未显示)独立地产生。所述外部时钟信号XCLK可实施为单端信号或实施为差分信号XCLK与XCLKF。所述外部时钟信号XCLK耦合到时钟缓冲器36的一个输入。
DLL 32进一步包含延迟线42，延迟线42用于从时钟输入路径34的时钟缓冲器36的输出接收信号DLLREF且用于产生延迟线输出信号DLLOUT(延迟锁定环路输出)。延迟线42经配置以通过插入或绕过延迟线42内的传播延迟元件对环路延迟作出调整。所属技术领域的技术人员应了解，延迟线42将期望的延迟插入到存储器装置的时钟环路中以使得延迟线42所延迟的内部时钟产生与外部时钟信号XCLK同步的数据输出。
延迟线42与相位检测器46联合操作，从而可产生基于输入信号差异的若干输出(例如，左移位SL、右移位SR及时钟CLK)。当相位检测器46处的输入信号之间的差异发生变化时，相位检测器46对延迟线42提供指定的调整以试图达到相位检测器46的输入处所呈现的输入信号之间的零相位差分。延迟线42以例示性方式实施为包含移位寄存器50的数字DLL，在例示性实施例中，移位寄存器50经实施以使得所述移位寄存器内一位的位置可指示供参考信号DLLREF耦合的位置，从而产生对延迟线42所插入的延迟的量的确定。因此，移位寄存器50可响应于左移位(SL)信号及右移位(SR)信号。
延迟线42进一步包含响应于延迟线42内一个或一个以上延迟线或路径的实施方案的一个或一个以上延迟阵列52。延迟线42可实施为同步镜像延迟(SMD)型延迟线，或者，可实施为延迟线42内的多个独立延迟线。还可在本发明范围内预期替代延迟线另外的实施方案。例如，除独立的多个延迟线及SMD型延迟之外，还可预期更多其它传统实施方案，其中包含与非延迟及模拟延迟元件。延迟线42由一个或一个以上延迟线组成，所述延迟线中的一者可在初始化模式期间使用且可配置为SMD型延迟。这一配置利用两个延迟线并试图达到快速初始锁定。为此，所述SMD配置测量相位上的差异以便在初始化期间节省时间。
存储器装置18进一步包含经由DLL输出信号DLLOUT耦合到DLL 32的时钟分布网络44。时钟分布网络44可促进位于一具体存储器装置内的输出中的每一者的均匀分布或扇出。一种来自时钟分布网络44的此具体输出图解说明为“数据输出时钟”，其向数据输出锁存器30提供锁存或选通时钟信号。数据输出锁存器30耦合到存储器阵列28并产生输出信号，所述输出信号进一步耦合到驱动器54，从而形成“DQ驱动器”，同时最终产生存储器装置18的输出信号，其图解说明为“数据输出”。
存储器装置18进一步包含I/O模型48，I/O模型48将时钟分布网络44与DLL 32的相位检测器46耦合。可将I/O模型48设置在反馈环路路径中以提供对外部时钟信号XCLK与数据输出锁存锁定信号“数据输出时钟”之间的输入时钟路径及输出数据路径中发生的实际延迟的近似。
举例来说而非限定本发明，I/O模型48包含时钟输入路径34的延迟模型(其图解说明为时钟输入路径延迟模型56)，以及表征与数据输出锁存器30及DQ驱动器54相关联的驱动器延迟的延迟模型(其图解说明为DQ驱动器延迟模型58)。尽管其它实际延迟表示也可包含在I/O模型48内，但延迟模型56及58可表示更明显地有助于产生实际输出时钟路径及输出数据路径延迟的路径。I/O模型48产生输出信号“反馈”，所述信号耦合到相位检测器46的一个输入。
DLL 32进一步包含DLL滤波器电路60。不同于包含传递函数(其中包含用于闭合环路系统的稳定性“极”)的基于模拟的DLL，数字DLL不包含此固有稳定性机构。因此，诸如环路延迟时间长度、择多滤波器平均响应时间、粗略/精细延迟元件比率以及PVT灵敏度等因素可致使DLL在锁定期间发生振荡。因此，当采用平均滤波时，数字DLL易受到振荡影响。因此，对潜在振荡的缓和或阻尼可改善锁定时间，从而使得性能得以改善且功率消耗降低。
DLL滤波器电路60包含一个或一个以上振荡滤波器40及择多滤波器38。在本发明实施例中，振荡滤波器40耦合到相位检测器46以从相位检测器46接收控制信号。振荡滤波器40对来自所述相位检测器控制信号的振荡进行滤波并产生经振荡滤波控制信号。择多滤波器38耦合到振荡滤波器40并从振荡滤波器40接收经振荡滤波控制信号。择多滤波器38对经振荡滤波控制信号执行平均处理并产生经择多滤波的控制信号以用作用于控制延迟线42的延迟线控制信号。
择多滤波器38经配置以接收控制信号(例如，左移位、右移位、时钟)并响应于所述控制信号产生经择多滤波的控制信号(例如，平均左移位、平均右移位)。择多滤波器38对连续移位的经计数数量的平均以产生一个有效移位，且然后复位以累积另一经计数连续移位数量，从而导致产生另一移位命令。择多滤波器38充当用于延迟输出信号的移位直到获得一计数或趋势的缓冲电路。通常，择多滤波器38确保方向移位计数在延迟线中的实际移位发生前达到一预定数量。由择多滤波器38插入的这一延迟可抑制噪声及不会持续足够持续时间的其它异常信号。
如上所述，择多滤波器38接收移位命令或控制信号并对所述移位命令进行滤波，直到已接收到预定数量(例如16个)移位命令。通过累积移位命令并延迟经择多滤波移位命令的产生达一预定数量，择多滤波器38防止可导致对延迟线的不必要调整的过早移位命令。可使用若干经布置计数器来实施择多滤波器38，所述计数器在计数方向上发生充分变化时可复位。
尽管择多滤波器的平均效应要求一定数量的持续控制信号来产生延迟线中的实际变化，但延迟线的振荡没有被完全抑制。如上所述，DLL滤波器电路60进一步包含一个或一个以上振荡滤波器40。振荡滤波器根据状态图图3来配置。一般来说，所述振荡滤波器以反向移位命令为目标并通过将所述移位命令与先前缓冲的移位命令进行比较来使所述移位命令有效或无效。所述振荡滤波器可经配置以包含任何数目的层级；然而，待缓冲层级的数目可取决于期望的响应时间及可用电路面积。所述振荡滤波器可根据逻辑状态机(例如，米利(Mealy)机)设计技术、同步计数器或移位寄存器链来实施。
图3图解说明根据本发明实施例配置为状态机的振荡滤波器。振荡滤波器40′包含用于接收控制信号或移位命令的输入信号并产生指定已由振荡滤波器40′滤波的控制信号或移位命令的输出信号。如本文中所界定，振荡滤波器输入信号包含振荡滤波器左移位输入信号OF_SL_IN 180、振荡滤波器右移位输入信号OF_SR_IN 182及同步时钟信号CLK 184。来自振荡滤波器的输出信号包含振荡滤波器左移位输出信号OF_SL_OUT 190、振荡滤波器右移位输出信号OF_SR_OUT 192及同步时钟信号CLK184。如本文中出于简明目的所描述，“SL”命令指定振荡滤波器40′输入处OF_SL_IN信号的接收。类似地，“SR”命令指定振荡滤波器40′的输入处OF_SL_IN信号的接收。“NOP”命令指定振荡滤波器40′的输入处不存在SL命令及SR命令两者。
振荡滤波器40′初始化为状态200，其中左移位与右移位的相位相等，例如等于零。在本发明实施方案中，处理遍历状态机中各种状态的遍历而发生，从而根据状态产生输出或抑制产生输出。状态变化可在接收到SR命令、SL命令及NOP命令时发生，且每一状态响应于所述命令选项中的一者。当接收到SR命令(202)时，下一状态204发生状态变化且SR命令被保持。当处于状态204中时，(i)接收(206)NOP命令不会导致任何状态变化；(ii)接收(208)SL命令会致使返回到先前状态200；且(iii)接收(210)后续SR命令会致使状态转变到更接近于在输出信号OF_SR_OUT 192处从振荡滤波器40′产生SR命令的下一状态。如上所述，状态的数量可随期望的响应时间、待抑制的振荡脉动量级以及其它电路设计约束条件而变化。
状态212界定刚好在输出信号OF_SR_OUT 192处产生SR命令之前的状态。当处于状态212中时，(i)接收(214)NOP命令不会导致任何状态变化；(ii)接收(216)SL命令会致使返回到先前状态；且(iii)接收(218)后续SR命令会致使状态转变到下一状态(即输出状态200)以在输出信号OF_SR_OUT 192处从振荡滤波器40′产生SR命令。当处于状态220中时，(i)接收(222)NOP命令导致其中保持SR命令且不产生输出的先前状态212的状态变化；(ii)接收(224)SL命令致使状态至少双倍反转到状态212之前的状态；且(iii)接收(226)后续SR命令不会致使发生状态变化并继续在输出信号OF_SR_OUT 192处从振荡滤波器40′产生后续SR命令。
现在描述对输出信号OF_SL_OUT 190的输出信号分支的遍历。在其中左移位及右移位的相位相等(例如，等于零)的状态200中，在接收(232)到SL命令时发生状态变化，下一状态234发生状态变化且所述SL命令被保持。当处于状态234中时，(i)接收(236)NOP命令不会导致任何状态变化；(ii)接收(238)SR命令会致使返回到先前状态200；且(iii)接收(240)后续SL命令致使状态转变到更接近于在输出信号OF_SR_OUT 190处从振荡滤波器40′产生SL命令的下一状态。如上所述，状态的数量可随期望的响应时间、待抑制的振荡脉动量级以及其它电路设计约束条件而变化。
状态242界定刚好在输出信号OF_SR_OUT 190处产生SL命令之前的状态。当处于状态242中时，(i)接收(244)NOP命令不会导致任何状态变化；(ii)接收(246)SR命令会致使返回到先前状态；且(iii)接收(248)后续SL命令会致使状态转变到下一状态(即输出状态250)以在输出信号OF_SR_OUT 190处从振荡滤波器40′产生SL命令。当处于状态250中时，(i)接收(252)NOP命令导致其中保持SL命令且不产生输出的先前状态242的状态变化；(ii)接收(254)SR命令致使状态至少双倍反转到状态242之前的状态；且(iii)接收(256)后续SL命令不会致使发生状态变化并继续在输出信号OF_SR_OUT 190处从振荡滤波器40′产生后续SL命令。
如图3中所图解说明，当振荡滤波器40′处于状态220中时，输出信号OF_SR_OUT192处SR命令的后续输出之间的状态间隔就是接收到SR命令的后续接收时的状态的执行间隔。然而，当处于状态220中时，到输出信号OF_SL_OUT 190处SL命令的输出的执行间隔就是SL命令的许多接收(其用于致使向上遍历状态212、…、204、200且然后向下遍历状态234、…、242进行状态遍历，直到在状态250中产生输出信号OF_SL_OUT 190处SL命令的反向移位输出)的执行间隔。此执行间隔差异导致对振荡的抑制或滤波，而当仅仅实施经配置以在平均原则下操作的择多滤波器时，此不会得以充分解决。
图4是根据本发明另一实施例包含用于对外部输入时钟信号的振荡进行滤波的DLL的存储器装置的方块图。图4的实施例包含同步电路(例如存储器装置)的DLL内的振荡滤波器及择多滤波器的另一配置。
参照图4的代表性实施例，存储器装置18′包含存储器阵列28及经实施以预测存储器装置18′内时钟信号的环路延迟且用于将所述时钟信号提供给数据输出锁存器30的DLL 32′。DLL 32′包含时钟输入路径34，时钟输入路径34用于接收耦合到时钟缓冲器36的输入的外部时钟信号XCLK。DLL32′进一步包含延迟线42，延迟线42与相位检测器46联合操作，从而产生基于输出信号的差异的输出(例如，左移位SL、右移位SR及时钟CLK)。延迟线42进一步包含如上文所描述的一个或一个以上延迟阵列52。存储器装置18′进一步包含同样在上文中描述向数据输出锁存器30提供时钟信号的时钟分布网络44。数据输出锁存器30耦合到存储器阵列28并产生输出信号，所述输出信号进一步耦合到驱动器54，从而形成“DQ驱动器”，同时最终产生存储器装置18′的输出信号，其图解说明为“数据输出”。存储器装置18′进一步包含I/O模型48，其将时钟分布网络44与DLL 32′的相位检测器46耦合。
DLL 32′进一步包含DLL滤波器电路60′。DLL滤波器电路60′包含一个或一个以上振荡滤波器40及择多滤波器38。在本发明实施例中，择多滤波器38耦合到相位检测器46以从相位检测器46接收相位检测器控制信号。择多滤波器38对所述相位检测器控制信号进行平均并产生经择多滤波的控制信号。振荡滤波器40耦合到择多滤波器38并从择多滤波器38接收经择多滤波的控制信号。振荡滤波器40对经择多滤波的控制信号执行振荡滤波并产生经振荡滤波控制信号以用作用于控制延迟线42的延迟线控制信号。
图5是根据本发明又一实施例包含用于对外部输入时钟信号的振荡进行滤波的DLL的存储器装置的方块图；图5的实施例图解说明同步电路(例如存储器装置)的DLL内的一个或一个以上振荡滤波器的另一布局。具体来说，图5的实施例图解说明包含两个振荡滤波器及一个择多滤波器的DLL滤波器电路。
参照图5的代表性实施例，存储器装置18″包含存储器核心或存储器阵列28及经实施以预测存储器装置18″内时钟信号的环路延迟且用于将所述时钟信号提供给数据输出锁存器30的DLL 32″。DLL 32″包含时钟输入路径34，时钟输入路径34用于接收耦合到时钟缓冲器36的输入的外部时钟信号XCLK。DLL 32″进一步包含延迟线42，延迟线42与相位检测器46联合操作，从而产生基于输入信号的差异的输出(例如，左移位SL、右移位SR及时钟CLK)。延迟线42进一步包含如上文所描述的一个或一个以上延迟阵列52。存储器装置18″进一步包含同样在上文中描述向数据输出锁存器30提供时钟信号的时钟分布网络44。数据输出锁存器30耦合到存储器阵列28并产生输出信号，所述输出信号进一步耦合到驱动器54，从而形成“DQ驱动器”，同时最终产生存储器装置18″的输出信号，其图解说明为“数据输出”。存储器装置18″进一步包含I/O模型48，其将时钟分布网络44与DLL 32″的相位检测器46耦合。
DLL 32″进一步包含DLL滤波器电路60″。DLL滤波器电路60″包含一个或一个以上振荡滤波器40及择多滤波器38。在本发明实施例中，第一振荡滤波器40耦合到相位检测器46以从相位检测器46接收相位检测器控制信号。第一振荡滤波器40对来自所述相位检测器控制信号的振荡进行滤波并产生经振荡滤波控制信号。择多滤波器38耦合到第一振荡滤波器40并从第一振荡滤波器40接收经振荡滤波控制信号。择多滤波器38对所述经振荡滤波控制信号执行平均处理并产生经择多滤波的控制信号。
图5的DLL滤波器电路60″进一步包含耦合到由择多滤波器38所产生的经择多滤波的控制信号的第二振荡滤波器40。第二振荡滤波器40对所述经择多滤波的控制信号执行振荡滤波并产生经振荡滤波控制信号以用作用于控制延迟线42的延迟线控制信号。因此，在本发明实施例中，第一振荡滤波器40抑制从相位检测器46接收的振荡且第二振荡滤波器40抑制来自由择多滤波器38所产生的经择多滤波的控制信号的残余振荡。
图6图解说明根据本发明实施例包含一个或一个以上装置的半导体晶片，所述装置包含其中具有DLL的存储器装置。晶片300包含多个集成电路302，其中至少一者包括根据本发明一个或一个以上实施例的DLL 32(图2)、DLL 32(图4)及DLL 32″(图5)。在一个实施例中，所述晶片包含半导体衬底，例如硅、锗、砷化镓或磷化铟晶片。在其它实施例中，所述衬底可以是诸如玻璃或铝等绝缘体或诸如不锈钢或铁等金属。在处理所述衬底以形成时钟同步电路的各种电路元件并将任何其它电路元件包含在集成电路中之后，可将每一集成电路302单分成个别的半导体小片，将其封装，且并入到电子系统中。由于所述晶片包含集成存储器电路，所以所述衬底还包含多个存储器单元，所述存储器单元由所述衬底支撑。
虽然前述说明含有许多细节，但这些细节不应被视为限定本发明范围，而应仅将其视为提供对某些例示性实施例的图解说明。类似地，可构想本发明的其它实施例而不背离本发明精神或范围。可以组合方式采用来自不同实施例的特征。因此，本发明范围仅由所附权利要求书及其合法等效物而非由前述说明来指示及限定。本文所揭示在权利要求书的意义及范围内对本发明的所有添加、删减及修改均包括在本发明内。

Claims (18)

1.一种滤波器电路，其包括：
第一振荡滤波器，其包含用于接收左移位与右移位命令的振荡滤波器输入信号及用于输出经振荡滤波控制信号的振荡滤波器输出信号，所述第一振荡滤波器包含输出左移位命令状态、输出右移位命令状态及所述输出左移位命令状态与所述输出右移位命令状态之间的至少一个无输出状态，且进一步经配置以在接收到所述左移位命令时向所述输出左移位命令状态转变，并在接收到所述右移位命令时向所述输出右移位命令状态转变；
择多滤波器，其包含用于接收左移位与右移位命令的择多滤波器输入信号及用于输出经择多滤波控制信号的择多滤波器输出信号，所述择多滤波器经配置以在累积最小数量的输出右移位命令及输出左移位命令时输出每一相应命令来作为所述经择多滤波控制信号；及
其中所述第一振荡滤波器与所述择多滤波器串联耦合在一起，其中一者的输出耦合到另一者的输入。
2.如权利要求1所述的滤波器电路，其中所述振荡滤波器输出信号耦合到所述择多滤波器输入信号。
3.如权利要求1所述的滤波器电路，其中所述择多滤波器输出信号耦合到所述振荡滤波器输入信号。
4.如权利要求1所述的滤波器电路，其进一步包括包含振荡滤波器输入信号及振荡滤波器输出信号的第二振荡滤波器，且其中所述第一振荡滤波器的所述振荡滤波器输出信号耦合到所述择多滤波器输入信号且所述择多滤波器输出信号耦合到所述第二振荡滤波器的所述振荡滤波器输入信号。
5.如权利要求1所述的滤波器电路，其中所述左移位与右移位命令由相位检测器产生。
6.如权利要求1所述的滤波器电路，其中所述第一振荡滤波器与所述择多滤波器串联耦合在一起，其中一者的输出耦合到另一者的所述输入，所述滤波器电路进一步包括所述另一者的输出，所述另一者经配置以产生用于调整延迟锁定环路电路中的延迟的延迟线控制信号。
7.一种延迟锁定环路，其包括：
延迟线，其具有第一及第二输入及一输出，所述第一输入经配置以经由时钟输入路径接收外部时钟信号，且所述输出经配置以与存储器装置的输出驱动器耦合；
I/O模型，其具有输出及输入，所述I/O模型的所述输入经配置以经由所述存储器装置的时钟分布网络与所述延迟线的所述输出耦合，所述I/O模型经配置以建立所述输出驱动器的延迟的模型；
相位检测器，其具有前向及反馈路径输入及输出，所述前向路径输入耦合到所述延迟线的所述第一输入且所述反馈路径输入耦合到所述I/O模型的所述输出；及滤波器电路，其具有耦合到所述相位检测器的所述输出的输入及耦合到所述延迟线的所述第二输入的输出，所述滤波器电路包含第一振荡滤波器及择多滤波器，其中所述第一振荡滤波器及所述择多滤波器用于对来自在所述输入上接收的输入信号的振荡进行滤波及在所述输出上产生经择多滤波控制信号。
8.如权利要求7所述的延迟锁定环路，其中所述第一振荡滤波器进一步包含振荡滤波器输入信号及振荡滤波器输出信号且进一步包含输出左移位命令状态、输出右移位命令状态及所述输出左移位命令状态与所述输出右移位命令状态之间的至少一个无输出状态，且进一步经配置以在接收到左移位命令时向所述输出左移位命令状态转变且在接收到右移位命令时向所述输出右移位命令状态转变。
9.如权利要求8所述的延迟锁定环路，其中所述择多滤波器进一步包含择多滤波器输入信号及择多滤波器输出信号且进一步经配置以在累积最小数量的输出右移位命令及输出左移位命令时输出每一相应命令来作为所述经择多滤波控制信号。
10.如权利要求9所述的延迟锁定环路，其中所述第一振荡滤波器与所述择多滤波器串联耦合在一起，其中一者的输出耦合到另一者的输入。
11.如权利要求10所述的延迟锁定环路，其中所述振荡滤波器输出信号耦合到所述择多滤波器输入信号。
12.如权利要求10所述的延迟锁定环路，其中所述择多滤波器输出信号耦合到所述振荡滤波器输入信号。
13.如权利要求10所述的延迟锁定环路，其进一步包括包含振荡滤波器输入信号及振荡滤波器输出信号的第二振荡滤波器，且其中所述第一振荡滤波器的所述振荡滤波器输出信号耦合到所述择多滤波器输入信号且所述择多滤波器输出信号耦合到所述第二振荡滤波器的所述振荡滤波器输入信号。
14.一种延迟锁定环路，其包括：
前向延迟路径，其具有经配置以与外部时钟信号耦合的输入及经配置以与存储器装置的输出驱动器耦合的输出，所述前向延迟路径包含可调整延迟线，所述可调整延迟线经配置以通过所述前向延迟路径调整所述外部时钟信号的延迟；
反馈延迟路径，其具有输出及输入，所述反馈延迟路径的所述输入经配置以用于与所述存储器装置的所述输出驱动器耦合，所述反馈延迟路径包含所述存储器装置的所述输出驱动器的延迟模型；
相位检测器，其具有前向及反馈路径输入及输出，所述前向路径输入耦合到所述可调整延迟线且所述反馈路径输入耦合到所述反馈延迟路径的所述输出；及
滤波器电路，其具有耦合到所述相位检测器的所述输出的输入及耦合到所述可调整延迟线的输出，所述滤波器电路包含第一振荡滤波器及择多滤波器，其中所述第一振荡滤波器及所述择多滤波器用于对来自所述相位检测器的所述输出的振荡进行滤波及在所述输出上向所述可调整延迟线产生经择多滤波控制信号。
15.如权利要求14所述的延迟锁定环路，其中所述第一振荡滤波器与所述择多滤波器串联耦合在一起，其中一者的输出耦合到另一者的输入。
16.如权利要求15所述的延迟锁定环路，其中所述第一振荡滤波器的输出耦合到所述择多滤波器的输入。
17.如权利要求15所述的延迟锁定环路，其中所述择多滤波器的输出耦合到所述第一振荡滤波器的输入。
18.如权利要求15所述的延迟锁定环路，其进一步包括第二振荡滤波器，且其中来自所述第一振荡滤波器的输出信号耦合到所述择多滤波器的输入信号，且所述择多滤波器的输出信号耦合到所述第二振荡滤波器的输入信号。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7405996B2 (en) * 2006-04-21 2008-07-29 Infineon Technologies Ag System and method to synchronize signals in individual integrated circuit components
US7277357B1 (en) 2006-06-05 2007-10-02 Micron Technology, Inc. Method and apparatus for reducing oscillation in synchronous circuits
WO2008100843A2 (en) * 2007-02-12 2008-08-21 Rambus Inc. Correction of voltage offset and clock offset for sampling near zero-crossing point
US7804344B2 (en) * 2007-04-20 2010-09-28 Micron Technology, Inc. Periodic signal synchronization apparatus, systems, and methods
US7701272B2 (en) * 2007-05-31 2010-04-20 Micron Technology, Inc. Method and apparatus for output data synchronization with system clock
US20080315927A1 (en) * 2007-06-11 2008-12-25 Hynix Semiconductor Inc. Frequency adjusting apparatus and dll circuit including the same
US7737742B2 (en) * 2008-02-14 2010-06-15 Qimonda Ag Delay locked loop
JP2010114795A (ja) * 2008-11-10 2010-05-20 Nec Electronics Corp 遅延制御方法および遅延装置
US8232823B1 (en) * 2009-06-05 2012-07-31 Altera Corporation Frequency control clock tuning circuitry
JP2011060364A (ja) * 2009-09-08 2011-03-24 Elpida Memory Inc クロック生成回路及びこれを備える半導体装置並びにデータ処理システム
KR20110131765A (ko) * 2010-05-31 2011-12-07 주식회사 하이닉스반도체 위상 보정 회로 및 이를 이용한 데이터 정렬 회로
KR101212724B1 (ko) * 2010-05-31 2012-12-14 에스케이하이닉스 주식회사 클럭발생회로 및 그를 이용한 지연고정루프
KR20110134197A (ko) * 2010-06-08 2011-12-14 삼성전자주식회사 전압제어지연라인, 상기 전압제어지연라인을 구비하는 지연고정루프회로 및 다중위상클럭생성기
US8482992B2 (en) * 2011-07-28 2013-07-09 Elite Semiconductor Memory Technology Inc. Method of controlling operations of a delay locked loop of a dynamic random access memory
JP5811914B2 (ja) * 2012-03-19 2015-11-11 富士通株式会社 位相同期回路および位相比較方法
JP5940413B2 (ja) * 2012-08-10 2016-06-29 ルネサスエレクトロニクス株式会社 半導体装置及び電子装置
KR102020991B1 (ko) * 2013-03-15 2019-09-11 삼성전자주식회사 듀얼 지연동기회로를 가지는 동기 반도체 메모리 장치 및 듀얼 지연동기회로의 운영방법
US10580477B2 (en) * 2018-04-05 2020-03-03 Nanya Technology Corporation Control circuit and control method for controlling delay lock loop in dynamic random access memory
US11216190B2 (en) * 2019-06-10 2022-01-04 Samsung Electronics Co., Ltd. Systems and methods for I/O transmissions in queue pair-based NVMeoF initiator-target system
US11916559B2 (en) * 2021-12-31 2024-02-27 SambaNova Systems, Inc. Delay-locked loop with widened lock range
US11923853B2 (en) 2022-02-25 2024-03-05 Nvidia Corp. Circuit structures to measure flip-flop timing characteristics

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5544203A (en) * 1993-02-17 1996-08-06 Texas Instruments Incorporated Fine resolution digital delay line with coarse and fine adjustment stages
US6388480B1 (en) * 1999-08-30 2002-05-14 Micron Technology, Inc. Method and apparatus for reducing the lock time of DLL
US6728163B2 (en) * 2002-08-23 2004-04-27 Micron Technology, Inc. Controlling a delay lock loop circuit

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5537068A (en) 1994-09-06 1996-07-16 Intel Corporation Differential delay line clock generator
US5828250A (en) 1994-09-06 1998-10-27 Intel Corporation Differential delay line clock generator with feedback phase control
JP2755183B2 (ja) * 1994-09-26 1998-05-20 日本電気株式会社 低消費電力動作用のクロックジェネレータ／コントローラ内蔵ｌｓｉ
US5818788A (en) * 1997-05-30 1998-10-06 Nec Corporation Circuit technique for logic integrated DRAM with SIMD architecture and a method for controlling low-power, high-speed and highly reliable operation
KR100269316B1 (ko) 1997-12-02 2000-10-16 윤종용 동기지연회로가결합된지연동기루프(dll)및위상동기루프(pll)
US6069507A (en) 1998-05-22 2000-05-30 Silicon Magic Corporation Circuit and method for reducing delay line length in delay-locked loops
JP3839959B2 (ja) 1998-06-05 2006-11-01 パイオニア株式会社 情報再生装置、情報記録装置、情報再生方法及び情報記録方法
US6300807B1 (en) 1998-09-04 2001-10-09 Hitachi, Ltd. Timing-control circuit device and clock distribution system
US6100735A (en) 1998-11-19 2000-08-08 Centillium Communications, Inc. Segmented dual delay-locked loop for precise variable-phase clock generation
US6446180B2 (en) 1999-07-19 2002-09-03 Micron Technology, Inc. Memory device with synchronized output path
US6240042B1 (en) 1999-09-02 2001-05-29 Micron Technology, Inc. Output circuit for a double data rate dynamic random access memory, double data rate dynamic random access memory, method of clocking data out from a double data rate dynamic random access memory and method of providing a data strobe signal
US6476652B1 (en) 1999-11-01 2002-11-05 Hynix Semiconductor Inc. Delay locked loop for use in synchronous dynamic random access memory
KR100335499B1 (ko) 1999-12-30 2002-05-08 윤종용 지연시간차를 보상하는 폐루프 아날로그 동기화 지연 시간반영 기법 구조의 클락 발생회로
US6323705B1 (en) 2000-04-25 2001-11-27 Winbond Electronics Corporation Double cycle lock approach in delay lock loop circuit
JP2001326563A (ja) * 2000-05-18 2001-11-22 Mitsubishi Electric Corp Ｄｌｌ回路
US6535043B2 (en) 2000-05-26 2003-03-18 Lattice Semiconductor Corp Clock signal selection system, method of generating a clock signal and programmable clock manager including same
KR100543934B1 (ko) 2000-05-31 2006-01-23 주식회사 하이닉스반도체 반도체 메모리 장치에서 어드레스 및 데이터 억세스타임을 고속으로 하는 제어 및 어드레스 장치
US6445231B1 (en) 2000-06-01 2002-09-03 Micron Technology, Inc. Digital dual-loop DLL design using coarse and fine loops
KR100416695B1 (ko) * 2000-06-30 2004-02-05 주식회사 하이닉스반도체 노이즈 제어가 가능한 지연고정루프
US6636093B1 (en) 2000-07-14 2003-10-21 Micron Technology, Inc. Compensation for a delay locked loop
KR100513806B1 (ko) 2000-12-30 2005-09-13 주식회사 하이닉스반도체 반도체 장치
JP3575430B2 (ja) 2001-02-01 2004-10-13 日本電気株式会社 ２段階可変長遅延回路
US6522209B2 (en) * 2001-05-17 2003-02-18 Texas Instruments Incorporated Oscillator averaging phase shift generator
US6950487B2 (en) 2001-05-18 2005-09-27 Micron Technology, Inc. Phase splitter using digital delay locked loops
US6556643B2 (en) 2001-08-27 2003-04-29 Micron Technology, Inc. Majority filter counter circuit
JP2003163592A (ja) * 2001-11-26 2003-06-06 Mitsubishi Electric Corp 位相比較器およびそれを用いたクロック発生回路
KR100424180B1 (ko) 2001-12-21 2004-03-24 주식회사 하이닉스반도체 듀티 사이클 보상 기능을 갖는 지연 고정 루프 회로
US6774687B2 (en) 2002-03-11 2004-08-10 Micron Technology, Inc. Method and apparatus for characterizing a delay locked loop
KR100507877B1 (ko) * 2002-03-28 2005-08-18 주식회사 하이닉스반도체 면적 축소용 알디엘엘 회로
US6795348B2 (en) * 2002-05-29 2004-09-21 Micron Technology, Inc. Method and apparatus for erasing flash memory
US6621762B1 (en) * 2002-05-29 2003-09-16 Micron Technology, Inc. Non-volatile delay register
US6891415B2 (en) 2002-06-11 2005-05-10 Micron Technology, Inc. Method and apparatus for enabling a timing synchronization circuit
US6839301B2 (en) * 2003-04-28 2005-01-04 Micron Technology, Inc. Method and apparatus for improving stability and lock time for synchronous circuits
US7129794B2 (en) 2003-07-21 2006-10-31 Micron Technology, Inc. Phase detector for reducing noise
US7221202B1 (en) * 2004-09-15 2007-05-22 Cypress Semiconductor Corporation Delay-locked loop with reduced susceptibility to false lock
KR100594297B1 (ko) * 2004-10-12 2006-06-30 삼성전자주식회사 외부 클럭 신호의 주파수에 순응하는 발진기를 이용하는지연 동기 루프 및 방법
US20070205817A1 (en) * 2006-03-03 2007-09-06 Tyler Gomm Method, circuit and system for detecting a locked state of a clock synchronization circuit
US7277357B1 (en) * 2006-06-05 2007-10-02 Micron Technology, Inc. Method and apparatus for reducing oscillation in synchronous circuits
US8145925B2 (en) * 2007-12-21 2012-03-27 Mosaid Technologies Incorporated Non-volatile semiconductor memory device with power saving feature

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5544203A (en) * 1993-02-17 1996-08-06 Texas Instruments Incorporated Fine resolution digital delay line with coarse and fine adjustment stages
US6388480B1 (en) * 1999-08-30 2002-05-14 Micron Technology, Inc. Method and apparatus for reducing the lock time of DLL
US6728163B2 (en) * 2002-08-23 2004-04-27 Micron Technology, Inc. Controlling a delay lock loop circuit

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP特开2003-163592A 2003.06.06

Also Published As

Publication number Publication date
US8462579B2 (en) 2013-06-11
WO2007143650A3 (en) 2008-02-21
US7965580B2 (en) 2011-06-21
US20080042702A1 (en) 2008-02-21
US7596052B2 (en) 2009-09-29
CN101485091A (zh) 2009-07-15
KR20090015136A (ko) 2009-02-11
WO2007143650A2 (en) 2007-12-13
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