JP5940413B2 - 半導体装置及び電子装置 - Google Patents
半導体装置及び電子装置 Download PDFInfo
- Publication number
- JP5940413B2 JP5940413B2 JP2012178426A JP2012178426A JP5940413B2 JP 5940413 B2 JP5940413 B2 JP 5940413B2 JP 2012178426 A JP2012178426 A JP 2012178426A JP 2012178426 A JP2012178426 A JP 2012178426A JP 5940413 B2 JP5940413 B2 JP 5940413B2
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- circuit
- output
- delayed
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 31
- 230000003111 delayed effect Effects 0.000 claims description 40
- 238000004891 communication Methods 0.000 claims description 38
- 230000005540 biological transmission Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 5
- 230000000052 comparative effect Effects 0.000 description 4
- 230000007613 environmental effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Navigation (AREA)
- Pulse Circuits (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
最初に図1を用いて、実施の形態にかかる電子装置EDの一例としてカーナビゲーションシステムの構成例について説明する。カーナビゲーションシステムは、半導体装置SD、メインメモリ121、外部メモリ122、GPS(Global Positioning System)123、DVD(Digital versatile Disc)ドライブ124、カメラ125、モニタ126及びインタフェースIC127から構成されている。
続いて、図6を用いて、図1の半導体装置SDが有する通信制御部CCについて本願の発明者らが検討した比較例の構成について説明する。
<通信制御部の構成例>
以下、図面を参照して実施の形態について説明する。図2を用いて、図1のモジュール102に含まれる通信制御部CCの構成例について説明する。通信制御部CCは、データ入力バッファ11、クロック入力バッファ12、データ出力バッファ13、入力回路14、入力タイミング制御用PLL回路PLI、遅延回路16、出力タイミング制御用PLL回路PLO、遅延回路18及び出力回路19を備えている。また、入力タイミング制御用PLL回路PLI及び出力タイミング制御用PLL回路PLOには、低電位側(接地電位)の電源端子VSS及び高電位側の電源端子VCCから電源が供給される。
続いて、図3を用いて図2の通信制御部111に含まれる入力タイミング制御用PLL回路PLIの構成例について説明する。出力タイミング制御用PLL回路PLOは、入力タイミング制御用PLL回路PLIと同様の構成であるため、詳細な説明を省略する。
続いて、図4を用いて通信制御部111におけるタイミングチャートについて説明する。期間Tckdは、外部入力クロックEXCKと受信用内部入力クロックRCKとの位相差を示している。この位相差Tckdには、クロック入力バッファ12における遅延時間と、遅延回路16における遅延時間と、入力タイミング制御用PLL回路PLIにおけるタイミング調整時間とが含まれる。
<通信制御部の構成例>
続いて、図5を用いて実施の形態2にかかる通信制御部CCの構成例について説明する。本図の説明においては、主に図2の通信制御部CCと異なる点について説明し、共通の構成については詳細な説明を省略する。図5の通信制御部CCは、図2の通信制御部CCに、遅延制御用REFバッファ31を追加した構成である。
12 クロック入力バッファ
13 データ出力バッファ
14 入力回路
PLI 入力タイミング制御用PLL回路
16 遅延回路
PLO 出力タイミング制御用PLL回路
18 遅延回路
19 出力回路
31 遅延制御用REFバッファ
32 入力バッファ
33 出力バッファ
41 分周器
42 位相比較器
43 チャージポンプ
44 ループフィルタ
45 VCO
46 分周器
47 選択回路
SD 半導体装置
101 CPU
102 モジュール
103 モジュール
104 バスブリッジ回路
105 メモリコントローラ
106 バス
107 ATAPI
108 グラフィック描画
109 Video In
110 表示制御部
111 通信制御部
112 通信制御部
121 メインメモリ
122 外部メモリ
123 GPS
124 DVDドライブ
125 カメラ
126 モニタ
127 インタフェースIC
151 データ入力バッファ
152 クロック入力バッファ
153 データ出力バッファ
154 入力回路
155 入力タイミング制御用PLL回路
156 遅延回路
157 出力回路
Claims (11)
- 通信制御部を含む半導体装置で、前記通信制御部は、
(a)外部のデータを入力するデータ入力バッファ回路と;
(b)外部クロック信号を入力するクロック入力バッファ回路と;
(c)前記外部クロック信号と第1の遅延クロック信号との位相調整を行い、入力データの取り込みに用いられる第1の内部クロック信号を生成する第1のPLL回路と;
(d)前記第1のPLL回路から出力される第1の内部クロック信号を遅延させ、遅延させた前記第1の内部クロック信号を前記第1の遅延クロック信号として前記第1のPLL回路へ出力する第1の遅延回路と;
(e)前記外部クロック信号と第2の遅延クロック信号との位相調整を行い、出力データの出力に用いられる第2の内部クロック信号を生成する第2のPLL回路と;
(f)前記第2のPLL回路から出力される前記第2の内部クロック信号を遅延させ、遅延させた前記第2の内部クロック信号を前記第2の遅延クロック信号として前記第2のPLL回路へ出力する第2の遅延回路とからなり、
前記データ入力バッファ回路と前記クロック入力バッファ回路とは同一の回路構成を有し遅延時間が実質的に同一であることを特徴とする半導体装置。 - 前記第1のPLL回路から出力される前記第1の内部クロック信号は、
前記第1の遅延回路における遅延量に基づいて、出力タイミングが定まる、請求項1に記載の半導体装置。 - 前記第1の遅延回路は、
前記入力データが所定のセットアップタイム及びホールドタイムを満たすように、前記第1の遅延クロック信号の遅延量が定められる、請求項2に記載の半導体装置。 - 前記第2のPLL回路から出力される前記第2の内部クロック信号は、
前記第2の遅延回路における遅延量に基づいて、出力タイミングが定まる、請求項1に記載の半導体装置。 - 前記第2の遅延回路における遅延量は、
前記外部クロック信号が入力されてから所定時間以内に前記出力データを出力するように定められる、請求項4に記載の半導体装置。 - 前記出力データを出力する出力回路をさらに備え、
前記第2の遅延回路における遅延量は、
前記出力回路において遅延時間が加算される前記出力データが、前記外部クロック信号が入力されてから前記所定時間以内に出力されるように定められる、請求項5に記載の半導体装置。 - 前記第2の遅延クロック信号は、
前記第2の遅延回路と、前記入力データを入力する入力バッファ回路と実質的に同一な第1の入力バッファ回路と、前記出力データを出力する出力回路と実質的に同一な第1の出力回路と、を介して前記第2のPLL回路へ入力される、請求項1に記載の半導体装置。 - 以下を含む半導体装置
(a)通信制御部と;
ここで前記通信制御部は以下を含む:
(i)外部のデータを入力するデータ入力バッファ回路と;
(ii)外部クロック信号を入力するクロック入力バッファ回路と;
(iii)前記外部クロック信号と第1の遅延クロック信号との位相調整を行い、入力データの取り込みに用いられる第1の内部クロック信号を生成する第1のPLL回路と;
(iv)前記第1のPLL回路から出力される前記第1の内部クロック信号を遅延させ、遅延させた前記第1の内部クロック信号を前記第1の遅延クロック信号として前記第1のPLL回路へ出力する第1の遅延回路と;
(v)前記外部クロック信号と第2の遅延クロック信号との位相調整を行い、出力データの出力に用いられる第2の内部クロック信号を生成する第2のPLL回路と;
(vi)前記第2のPLL回路から出力される前記第2の内部クロック信号を遅延させ、遅延させた前記第2の内部クロック信号を前記第2の遅延クロック信号として前記第2のPLL回路へ出力する第2の遅延回路とからなり、
前記データ入力バッファ回路と前記クロック入力バッファ回路とは同一の回路構成を有し遅延時間が実質的に同一であり、
(b)メモリに格納されているプログラムを用いて、前記通信制御部を制御するモジュール制御部。 - 前記通信制御部は、
インタフェースICと接続される、請求項8に記載の半導体装置。 - 以下を含む電子装置:
(a)通信制御部と;
ここで前記通信制御部は以下を含む:
(i)外部のデータを入力するデータ入力バッファ回路と;
(ii)外部クロック信号を入力するクロック入力バッファ回路と;
(iii)前記外部クロック信号と第1の遅延クロック信号との位相調整を行い、入力データの取り込みに用いられる第1の内部クロック信号を生成する第1のPLL回路と;
(iv)前記第1のPLL回路から出力される前記第1の内部クロック信号を遅延させ、遅延させた前記第1の内部クロック信号を前記第1の遅延クロック信号として前記第1のPLL回路へ出力する第1の遅延回路と;
(v)前記外部クロック信号と第2の遅延クロック信号との位相調整を行い、出力データの出力に用いられる第2の内部クロック信号を生成する第2のPLL回路と;
(vi)前記第2のPLL回路から出力される前記第2の内部クロック信号を遅延させ、遅延させた前記第2の内部クロック信号を前記第2の遅延クロック信号として前記第2のPLL回路へ出力する第2の遅延回路とからなり、
前記データ入力バッファ回路と前記クロック入力バッファ回路とは同一の回路構成を有し遅延時間が実質的に同一であり、
(b)メモリに格納されているプログラムを用いて、前記通信制御部を含むモジュールを制御するモジュール制御部と;
(c)前記モジュールと接続される外部装置。 - 前記電子装置は、カーナビゲーションシステムである、請求項10に記載の電子装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012178426A JP5940413B2 (ja) | 2012-08-10 | 2012-08-10 | 半導体装置及び電子装置 |
US13/952,590 US9083353B2 (en) | 2012-08-10 | 2013-07-27 | Semiconductor device and electronic device |
US14/735,563 US20150311904A1 (en) | 2012-08-10 | 2015-06-10 | Semiconductor device and electronic device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012178426A JP5940413B2 (ja) | 2012-08-10 | 2012-08-10 | 半導体装置及び電子装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014035753A JP2014035753A (ja) | 2014-02-24 |
JP5940413B2 true JP5940413B2 (ja) | 2016-06-29 |
Family
ID=50065758
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012178426A Active JP5940413B2 (ja) | 2012-08-10 | 2012-08-10 | 半導体装置及び電子装置 |
Country Status (2)
Country | Link |
---|---|
US (2) | US9083353B2 (ja) |
JP (1) | JP5940413B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016057820A (ja) * | 2014-09-09 | 2016-04-21 | 株式会社東芝 | 半導体装置及び半導体装置のテスト方法 |
US10775833B2 (en) * | 2017-03-03 | 2020-09-15 | Texas Instruments Incorporated | Meeting setup/hold times for a repetitive signal relative to a clock |
CN108418582B (zh) * | 2018-02-11 | 2020-08-25 | 华为技术有限公司 | 传输信号的方法、驱动器及系统 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6002282A (en) * | 1996-12-16 | 1999-12-14 | Xilinx, Inc. | Feedback apparatus for adjusting clock delay |
JP3539494B2 (ja) * | 2001-06-13 | 2004-07-07 | 日本電気株式会社 | クロック分配回路及び分配方法並びにクロック供給回路 |
US6794912B2 (en) * | 2002-02-18 | 2004-09-21 | Matsushita Electric Industrial Co., Ltd. | Multi-phase clock transmission circuit and method |
JP4381880B2 (ja) * | 2004-04-30 | 2009-12-09 | 富士通株式会社 | タイミング調整回路 |
US7199629B2 (en) * | 2004-10-27 | 2007-04-03 | Infineon Technologies Ag | Circuit having delay locked loop for correcting off chip driver duty distortion |
US7512201B2 (en) * | 2005-06-14 | 2009-03-31 | International Business Machines Corporation | Multi-channel synchronization architecture |
US7222036B1 (en) * | 2006-03-31 | 2007-05-22 | Altera Corporation | Method for providing PVT compensation |
US7277357B1 (en) * | 2006-06-05 | 2007-10-02 | Micron Technology, Inc. | Method and apparatus for reducing oscillation in synchronous circuits |
US7439787B2 (en) * | 2006-07-27 | 2008-10-21 | Freescale Semiconductor, Inc. | Methods and apparatus for a digital pulse width modulator using multiple delay locked loops |
KR100815187B1 (ko) * | 2006-08-31 | 2008-03-19 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
JP2009128313A (ja) | 2007-11-27 | 2009-06-11 | Hitachi Ltd | カーナビゲーション装置、制御方法、プログラムおよび制御装置 |
KR100937949B1 (ko) * | 2008-04-30 | 2010-01-21 | 주식회사 하이닉스반도체 | 지연 고정 루프 회로 |
-
2012
- 2012-08-10 JP JP2012178426A patent/JP5940413B2/ja active Active
-
2013
- 2013-07-27 US US13/952,590 patent/US9083353B2/en active Active
-
2015
- 2015-06-10 US US14/735,563 patent/US20150311904A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20140043075A1 (en) | 2014-02-13 |
US9083353B2 (en) | 2015-07-14 |
US20150311904A1 (en) | 2015-10-29 |
JP2014035753A (ja) | 2014-02-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20210377946A1 (en) | Transmitter and communication system | |
US7778095B2 (en) | Semiconductor memory device and method for driving the same | |
US9564908B2 (en) | Digital phase-locked loop and method of operating the same | |
US9553595B2 (en) | Clock operation method and circuit | |
US8816734B2 (en) | Clock generation circuit and semiconductor apparatus including the same | |
US9829914B2 (en) | Method for performing signal control of an electronic device, and associated apparatus | |
JP5940413B2 (ja) | 半導体装置及び電子装置 | |
JP2004180125A (ja) | 半導体装置 | |
US20080157837A1 (en) | Delay locked loop (DLL) circuit | |
US9813070B2 (en) | Display apparatus and driving method for the same | |
US8482326B2 (en) | DLL circuit, semiconductor device including the same, and data processing system | |
US8598927B2 (en) | Internal clock generator and operating method thereof | |
US8495409B2 (en) | Host controller, semiconductor device and method for setting sampling phase | |
US6426985B1 (en) | Variable delay circuit and phase adjustment circuit | |
US9742413B2 (en) | Electronic device and information processing apparatus | |
JP2009272998A (ja) | 位相同期回路及び半導体チップ | |
JP2005100269A (ja) | 半導体集積回路 | |
JP3560319B2 (ja) | 位相調整回路 | |
KR100800139B1 (ko) | 디엘엘 장치 | |
JP2010114795A (ja) | 遅延制御方法および遅延装置 | |
JP2017046203A (ja) | 半導体デバイス | |
JP2005354271A (ja) | 半導体装置、クロック位相調整回路、送信回路及び受信回路。 | |
US20060232314A1 (en) | Phase adjustment device, phase adjustment method, and semiconductor integrated circuit | |
US20230098856A1 (en) | Calibration for dtc fractional frequency synthesis | |
KR100911191B1 (ko) | 주파수 조정 장치 및 이를 포함하는 dll 회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20150219 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150225 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160127 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160209 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160406 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160426 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160518 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5940413 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |