JP2016057820A - 半導体装置及び半導体装置のテスト方法 - Google Patents

Abstract

【課題】異常検出回路の機能を正確にテストする。【解決手段】半導体装置は、クロック周波数の異常を検出する機能を有する半導体装置であって、検出回路と、切り替え手段と、分周回路と、入力手段を備える。検出回路は、入力信号に対する出力信号の遅延量が、半導体装置のクリティカルパスでの遅延量と等しい。切り替え手段は、検出回路からの出力信号を、検出回路へ入力してリング発振回路を形成する。分周回路は、切り替え手段によって閉回路が形成されたときに、検出回路から出力される出力信号を分周する。入力手段は、分周回路によって分周された出力信号を、リファレンス信号として、半導体装置のクロック信号を生成するＰＬＬ回路へ入力する。【選択図】図１

Description

本発明の実施形態は、半導体装置及び半導体装置のテスト方法に関する。

装置の信頼性や安全性を向上させる観点から、半導体集積回路の内部には、種々の異常検出手段が設けられている。異常検出手段によって異常が検出されると、半導体集積回路のリセットや、所定の割り込み処理が行われ、集積回路の誤動作が回避される。異常検出手段の検出対象となる異常とは、電圧、温度などに起因するいわゆる共通原因故障と呼ばれるものである。共通原因故障は、半導体集積回路全体の動作に影響を及ぼす。そこで、共通原因故障を、半導体集積回路の動作を規定するクロックの周波数に基づいて検出する異常検出回路が提案されている。

従来の異常検出回路は、半導体集積回路で最も周波数余裕が小さくなる遅延量、すなわち、クリティカルパスでの遅延量と同様の遅延量を生じさせる遅延回路と、集積回路の動作マージンと同等の遅延量を生じささる遅延回路とを有している。そして、異常検出回路は、上記２つの遅延回路を経て出力される信号の遅延量が、所定の値以上になったときに、共通原因故障が発生すると予測し、半導体集積回路をリセットする。

この種の異常検出回路では、半導体集積回路の異常をいかなる使用条件下においても検出することができるように、遅延回路の遅延量が決定される。

半導体装置については、定格周波数で正常に動作しているときに、半導体集積回路が異常であると誤って判断しないことがテストされる。しかしながら、半導体集積回路でのクロック信号が定格周波数を超えて高くなっていった場合に、（１）異常検出回路が異常を検出することができるか否か、或いは、（２）半導体集積回路に関係する他の回路が誤動作する前に、異常検出回路が異常を検出することができるか否か、については事前にテストすることが困難である。そのため、半導体集積回路のテストを行ったとしても、異常の検出が不十分な異常検出回路が組み込まれた半導体集積回路が市場に出てしまうことが考えられる。

また、半導体集積回路のクロック信号の周波数を、細かく変化させながら、広い周波数帯域でテストを行えば、正確に異常検出回路のテストを行うことができる。しかしながら、この方法でテストを行うには、ある程度の時間を必要とする。そのため、半導体集積回路の製造コストが高くなることが考えられる。

特開２００２−２４３８００号公報

本発明は、半導体装置の異常検出機能を正確にテストすることを課題とする。

上記課題を解決するため、実施形態に係る半導体装置は、周波数の異常を検出する機能を有する半導体装置であって、入力信号に対する出力信号の遅延量が、半導体装置のクリティカルパスでの遅延量と等しい検出回路と、検出回路からの出力信号を、検出回路へ入力してリング発振回路を形成するための切り替え手段と、切り替え手段によって閉回路が形成されたときに、検出回路から出力される出力信号を分周する分周回路と、分周回路によって分周された出力信号を、半導体装置のクロック信号を生成するＰＬＬ回路へ入力する入力手段と、を備える。

また、実施形態に係る半導体装置のテスト方法は、周波数の異常を検出する機能を有する半導体装置のテスト方法であって、入力信号に対する出力信号の遅延量が、前記半導体装置のクリティカルパスでの遅延量と等しい検出回路からの出力信号を、前記検出回路へ入力してリング発振回路を形成する工程と、前記リング発振回路が形成されたときに、前記検出回路から出力される出力信号を分周し、前記半導体装置のクロック信号を生成するＰＬＬ回路へ入力する工程と、を含む。

本実施形態に係る半導体装置のブロック図である。 異常検出回路のブロック図である。 半導体装置の信号の一例を示す図である。 ＰＶＴ条件に対する遅延量を表すグラフを示す図である。 ＰＶＴ条件に対する遅延量を表すグラフを示す図である。 ＰＶＴ条件に対する遅延量を表すグラフを示す図である。 ＰＶＴ条件に対する遅延量を表すグラフを示す図である。 ＰＶＴ条件に対する遅延量を表すグラフを示す図である。 異常検出回路に形成される閉回路（ループ回路）を示す図である。 異常検出回路の変形例を示す図である。 異常検出回路の変形例を示す図である。 ＰＶＴ条件に対する遅延量を表すグラフを示す図である。 変形例に係る異常検出回路のブロック図である。

以下、本発明の一実施形態を、図面を用いて説明する。図１は、本実施形態に係る半導体装置１０のブロック図である。半導体装置１０は、ＣＰＵ（Central Processing Unit）１１、主記憶部１２、補助記憶部１３、インタフェース１４、異常検出回路２０、リセット回路３０、ＰＬＬ（phase locked loop）回路４０、基準信号生成回路５０を有するマイクロコンピュータである。

ＣＰＵ１１は、補助記憶部１３に記憶されたプログラムに応じた演算を行う。演算結果を示す信号は、インタフェース１４を介して外部へ出力される。

主記憶部１２は、ＲＡＭ（Random Access Memory）などの揮発性メモリを有している。主記憶部１２は、ＣＰＵ１１の作業領域として用いられる。補助記憶部１３は、ＲＯＭ（Read Only Memory）などの不揮発性メモリを有している。補助記憶部１３は、ＣＰＵ１１が実行するプログラム、及び各種パラメータなどを記憶している。

インタフェース１４は、半導体装置１０と外部回路とを接続するための端子から構成されている。半導体装置１０が実装される基板に形成される回路は、インタフェース１４を介して、半導体装置１０と接続される。また、当該半導体装置１０のテスト時には、インタフェース１４を介して、テスト回路が半導体装置１０に接続される。

異常検出回路２０は、共通原因故障を引き起こす可能性が高い回路（クリティカルパス）の遅延量と、一定のマージンを考慮した遅延量とを合わせた大きさの遅延量を有する回路を備えている。一定のマージンを考慮する理由は、実際の回路よりも異常を検出するための異常検出回路２０の遅延量を大きくするためである。

半導体装置１０では、ＣＰＵ１１での遅延量が最も大きくなる。このため、異常検出回路２０は、ＣＰＵ１１を構成する回路と同等の遅延量と、マージンを考慮した遅延量を合わせた量の遅延量を有する回路を備えている。

図２は、異常検出回路２０のブロック図である。図２の異常検出回路２０は、入力信号生成回路２１、第１遅延回路２２、第２遅延回路２３、リファレンス信号生成回路２４、比較回路２５、分周器２６、マルチプレクサ２７，２８を有している。

入力信号生成回路２１は、ＰＬＬ回路４０から出力されるクロック信号ＣＬＫに基づいて信号Ｓ１を生成する。図３は、本実施形態の半導体装置１０の信号の一例を示す図である。クロック信号ＣＬＫは、周期的にローレベルとハイレベルになる、例えば２００ＭＨｚ程度の信号である。入力信号生成回路２１は、クロック信号ＣＬＫを分周して例えば１００ＭＨｚの信号Ｓ１を生成して、マルチプレクサ２７とリファレンス信号生成回路２４へ出力する。

マルチプレクサ２７は、入力される２つの信号のいずれかをテスト信号に基づいて選択し、第１遅延回路２２へ出力する。マルチプレクサ２７には、入力信号生成回路２１から出力される信号Ｓ１と、第２遅延回路２３から出力される遅延信号Ｓ４が入力される。マルチプレクサ２７は、テスト信号がローレベルのときに信号Ｓ１を第１遅延回路２２へ出力し、テスト信号がハイレベルのときに遅延信号Ｓ４を第１遅延回路２２へ出力する。

第１遅延回路２２は、例えば奇数個のＮＯＴゲートからなる回路である。ＮＯＴゲートはインバータを用いることができる。インバータの数は、例えばＣＰＵ１１の遅延量に応じて決定される。この第１遅延回路２２における入力に対する遅延量は、ＣＰＵ１１での遅延量と同等である。

第２遅延回路２３は、例えば偶数個のＮＯＴゲートからなる回路である。ＮＯＴゲートはインバータが用いられる。インバータの数は、第１遅延回路２２の遅延量と第２遅延回路２３の遅延量とを合わせた値が、ＣＰＵ１１の遅延量よりもある程度大きくなるように決定される。

図４〜図８は、ＰＶＴ条件に対する遅延量を表すグラフを示す図である。ＰＶＴ条件とは、プロセスのばらつき（Ｐ）、半導体装置１０への印加電圧（Ｖ）、半導体装置１０の温度（Ｔ）の３つの要因によって決まる条件である。図中の直線ＣＰｍａｘは、範囲Ｘにおける遅延量の最大値が最も大きくなるときの半導体装置１０の遅延量の推移を示す。直線ＣＰｍｉｎは、範囲Ｘにおける遅延量の最大値が最も小さくなるときの半導体装置１０の遅延量の推移を示す。また、直線ＤＣは、異常検出回路の遅延量の推移を示す。

図４のグラフは、半導体装置１０の構成回路が初期の性能を有するときの遅延量を、異常検出回路の遅延量とともに示している。図４に示されるように、ＣＰＵ１１の遅延量は、ＰＶＴ条件に対して直線ＣＰｍａｘで示されるように変化する場合と、直線ＣＰｍｉｎで示されるように変化する場合に概ね２分することができる。また、本実施形態では、第１遅延回路２２の遅延量と第２遅延回路２３の遅延量とを合わせた遅延量Ｄは、図４の直線ＤＣによって示されるように、ＰＶＴｍｉｎからＰＶＴｍａｘまでの範囲Ｘにおいて、常にＣＰＵ１１の遅延量よりも大きくなっている。

基準値Ｆｍａｘは、ＣＰＵ１１が半導体装置１０の共通原因故障を生じさせることなく動作するときに許容される最大の遅延量である。半導体装置１０の動作中に、異常検出回路２０での遅延量Ｄを監視し、この遅延量Ｄが基準値Ｆｍａｘ以上になった場合に、半導体装置１０をリセットする。すなわち、ＣＰＵ１１での遅延量が基準値Ｆｍａｘを超える前に、半導体装置１０がリセットされることにより、ＣＰＵ１１の遅延に起因する共通原因故障の発生を回避することができる。

図５のグラフは、半導体装置１０の構成回路が経年劣化したときの遅延量を、異常検出回路の遅延量とともに示している。例えば、経年劣化などにより、半導体装置１０を構成する各回路の遅延量が増加した場合には、ＰＶＴ条件が範囲Ｘにある場合であっても、図５に示されるように、直線ＤＣが基準値Ｆｍａｘを示すラインと交差するようになる。これは、第１遅延回路２２と第２遅延回路２３の各遅延量を合わせた遅延量Ｄが、基準値Ｆｍａｘを超えたことを意味する。

本実施形態では、範囲Ｘにおいて、直線ＤＣが直線ＣＰｍａｘ及び直線ＣＰｍｉｎの上方に位置している。このため、遅延量Ｄが基準値Ｆｍａｘ以上になったときに半導体装置１０をリセットすれば、ＣＰＵ１１での遅延量が基準値Ｆｍａｘ以上になることを回避して、共通原因故障の発生を未然に防止することができる。

入力信号生成回路２１から出力された信号Ｓ１は、第１遅延回路２２を介して第２遅延回路２３に入力される。そして、信号Ｓ１は所定量遅延した遅延信号Ｓ４として、比較回路２５及び分周器２６へ出力される。図３に示されるように、遅延信号Ｓ４は、信号Ｓ１に対して時間ｄ１或いはｄ２遅延した信号となる。

リファレンス信号生成回路２４は、信号Ｓ１に基づいてリファレンス信号Ｓ２を生成し、クロック信号ＣＬＫに同期させて比較回路２５に出力する。具体的には、リファレンス信号生成回路２４は、図３に示されるように、信号Ｓ１の立下りに同期して立下り、クロック信号ＣＬＫの立下りに同期して立ち上がるリファレンス信号Ｓ２を生成して、比較回路２５に出力する。

比較回路２５は、リファレンス信号Ｓ２と遅延信号Ｓ４を比較して、比較結果を示す比較信号Ｓ５を出力する。具体的には、比較回路２５はリファレンス信号Ｓ２と遅延信号Ｓ４双方の信号がローレベルのときにハイレベルとなり、それ以外の場合、例えばリファレンス信号Ｓ２と遅延信号Ｓ４の少なくともいずれかがハイレベルのときにローレベルとなる比較信号Ｓ５を出力する。図３に示されるように、比較信号Ｓ５がハイレベルになるときは遅延信号Ｓ４の遅延量が大きい場合、すなわち、遅延信号Ｓ４がクロック信号ＣＬＫの１周期分以上遅延した場合である。また、比較信号Ｓ５がハイレベルを継続した時間は、遅延信号Ｓ４の遅延量を示す。一方、遅延信号Ｓ４の遅延量が小さい場合、すなわち、遅延信号Ｓ４がクロック信号ＣＬＫの１周期分以上遅延しなかった場合には、比較信号Ｓ５はローレベルを維持する。

比較信号Ｓ５がハイレベルを維持する時間Ｔは、遅延信号Ｓ４の遅延量が大きくなるにつれて長くなる。したがって、比較信号Ｓ５がハイレベルになった時間Ｔを監視することで、ＣＰＵ１１の遅延に起因する共通原因故障の発生を予測することができる。

分周器２６は、遅延信号Ｓ４を分周して、マルチプレクサ２８へ出力する。遅延信号Ｓ４の周波数は、信号Ｓ１の周波数と同様に１００ＭＨｚである。分周器２６は、遅延信号Ｓ４の周波数を、例えば１０ＭＨｚに分周して、マルチプレクサ２８へ出力する。

マルチプレクサ２８は、入力される２つの信号のいずれかをテスト信号に基づいて選択し、ＰＬＬ回路４０へ出力する。マルチプレクサ２８に、分周された遅延信号Ｓ４と、基準信号生成回路５０から出力される基準信号が入力される。マルチプレクサ２８は、テスト信号がローレベルのときに基準信号をＰＬＬ回路４０へ出力し、テスト信号がハイレベルのときに分周された遅延信号Ｓ４をＰＬＬ回路４０へ出力する。

図１に示す基準信号生成回路５０は、例えば水晶を同調回路とする発振回路である。基準信号生成回路５０は、周波数が例えば１０ＭＨｚで、周期的にハイレベルとローレベルになる基準信号を生成し出力する。

リセット回路３０は、比較回路２５から出力される比較信号Ｓ５を受信する。そして、比較信号Ｓ５がハイレベルを維持する時間Ｔ（図３参照）を計測する。リセット回路３０は、時間Ｔが閾値を超えると半導体装置１０の動作をリセットする。これにより、半導体装置１０が初期化され、ＣＰＵ１１での遅延量の増加に起因する共通原因故障の発生が回避される。

ＰＬＬ回路４０は、位相比較器、電圧制御発振器（VCO：Voltage Contorolled Oscillator）、ローパスフィルタ、分周器などを有し、入力信号を逓倍するシンセサイザとして機能する。ＰＬＬ回路４０は、基準信号或いは遅延信号Ｓ４が入力された場合、基準信号の周波数を逓倍して例えば２００ＭＨｚ程度のクロック信号ＣＬＫを生成する。そして生成したクロック信号ＣＬＫを、ＣＰＵ１１、入力信号生成回路２１及びリファレンス信号生成回路２４などへ出力する。

ＣＰＵ１１は、クロック信号ＣＬＫに同期して主記憶部１２、補助記憶部１３などを制御する。また、異常検出回路２０は、遅延信号Ｓ４に基づいて異常の検出を行う。

次に、半導体装置１０のテストを行う手順について説明する。半導体装置１０のテスト時には、インタフェース１４を介して半導体装置１０にテスト装置が接続される。

このテスト装置は、半導体装置１０を構成する各部の動作が正常であるか否かを判断するための回路である。テスト装置は、テスト信号に基づきマルチプレクサ２７，２８からの出力を選択的に切り替えながら、半導体装置１０のテストを行う。

テスト装置はまず、図４に示されるように、ＰＶＴ条件が範囲Ｘにある条件で半導体装置１０を動作させて第１テストを行う。第１テストは、半導体装置１０の異常を検出するためのテストである。

半導体装置１０に異常がない場合には、第１遅延回路２２と第２遅延回路２３での遅延量Ｄは、直線ＤＣに示されるように基準値Ｆｍａｘ以下になる。遅延量Ｄは、直線ＣＰｍａｘ及び直線ＣＰｍｉｎで示されるＣＰＵ１１での遅延量よりも大きくなるように設計されているため、ＰＶＴ条件が範囲Ｘにある場合に、比較信号Ｓ５がハイレベルにならなければ、半導体装置１０は正常に動作していると考えることができる。

この場合には、半導体装置１０が経年劣化したとしても、図５に示されるように、現時点で最も遅延量が大きいと考えられる遅延量Ｄが、基準値Ｆｍａｘを最初に超えることになる。したがって、遅延量Ｄを監視することで、その他の回路での遅延に起因する共通原因故障の発生を予測することが可能となる。

図６のグラフは、半導体装置１０が、遅延回路よりも遅延量が多い回路（以下、特定回路Ｃともいう）を含む場合の遅延量を、異常検出回路の遅延量とともに示している。また、図７のグラフは、特定回路Ｃを含む半導体装置１０が、経年劣化したときの遅延量を、異常検出回路の遅延量とともに示している。なお、図６，図７における直線ＣＰｘは、特定回路Ｃの遅延量の推移を示す。

半導体装置１０には、図６に示されるように、範囲Ｘでの遅延量が例えば直線ＣＰｘで示されるように推移する特定回路Ｃが含まれることがある。この場合には、ＰＶＴ条件が範囲Ｘにあるときには、特定回路Ｃの遅延量の方が異常検出回路２０の遅延量Ｄよりも大きくなる。

そのため、半導体装置１０は、ＰＶＴ条件が範囲Ｘにあるときに正常に動作し、異常検出回路２０を用いても異常が検出されない場合であっても、経年劣化により回路特性が変化すると、図７に示されるように、異常検出回路２０の遅延量Ｄよりも先に、特定回路Ｃの遅延量が基準値Ｆｍａｘを超えてしまう。この場合に、遅延量Ｄが基準値Ｆｍａｘ以上になったときに半導体装置１０をリセットする制御を行っていたのでは、特定回路Ｃに起因する共通原因故障が発生する場合がある。

そこで、本実施形態では、図８の破線に示されるように、基準値Ｆｍａｘを直線ＤＣに対応させて規定し、第２テストを行う。第２テストは、基準値Ｆｍａｘを超える遅延量を有する特定回路Ｃが半導体装置１０に含まれるか否かを検出するためのテストである。

図８のグラフは、第２テスト時における基準値Ｆｍａｘの遅延特性を示す。図８は、基準値Ｆｍａｘが直線ＤＣによって示される遅延量Ｄよりもわずかに小さくなっている。このため、図６及び図７の直線ＣＰｘに示されるように、範囲Ｘにおいて、直線ＤＣで示される異常検出回路２０の遅延量Ｄよりも大きい遅延量をもつ特定回路Ｃが存在する場合にも、第２テストを行うことにより当該特定回路Ｃを検出することができる。特定回路Ｃが含まれる半導体装置１０は、異常検出回路２０を用いても、半導体装置１０をリセットすることができない。したがって、このような半導体装置１０は、不良品として取り扱う。

第２テストでは、テスト装置はテスト信号をハイレベルにする。これにより、図９に示されるように、遅延信号Ｓ４を第１遅延回路２２に帰還させる閉回路と、遅延信号Ｓ４を分周器２６を介してＰＬＬ回路へ入力する回路が形成される。

第１遅延回路２２は奇数個のインバータを有し、第２遅延回路２３は偶数個のインバータを有している。このため、テスト信号がハイレベルになると、第１遅延回路２２と第２遅延回路２３がリングオシレータ（リング発振器）を形成する。このリングオシレータの発振周波数は、インバータの総数と各インバータ遅延時間に依存する。本実施形態では、周波数が例えば約２５０ＭＨｚ程度のリングオシレータが形成される。したがって、第２テストが実行されている際には、遅延信号Ｓ４は約２５０ＭＨｚ程度の２値の信号となる。

この遅延信号Ｓ４は、リングオシレータの固有の周波数となる。したがって、異常検出回路２０は固有の周波数で、半導体装置１０のテストを行うことができる。

リングオシレータ化された第１遅延回路２２と第２遅延回路２３から生成された遅延信号Ｓ４が、ＰＬＬ回路４０へ入力される。この状態のときに、共通原因故障を発生させる回路の遅延量は、図６の直線ＣＰｘで示されるように、直線ＤＣで示される遅延量Ｄよりも大きくなる。そこで、共通原因故障が発生した場合には、半導体装置１０に特定回路Ｃが存在していると判断して、当該半導体装置１０を不良品として取り扱う。

以上説明したように、本実施形態では、半導体装置１０をテストする際に、第１遅延回路２２と第２遅延回路２３がリングオシレータ化される。これにより、遅延信号Ｓ４はリングオシレータの固有の周波数となる。したがって、第１遅延回路２２と第２遅延回路２３からなる遅延回路の実際の周波数を基準に、半導体装置１０の動作をテストすることができる。そして、このテストにおいて、共通原因故障の発生を予測する異常検出回路２０の機能が十分ではないと判断することが可能となる。したがって、異常検出回路２０の機能が十分ではない半導体装置１０を不良品として取り扱うことで、信頼性の高い半導体装置のみを提供することが可能となる。

また、半導体装置１０のクロック信号の周波数を細かく変化させながら、広い周波数帯域でテストを行うことなく、異常検出回路２０の機能をテストすることができる。したがって、テストを短時間に行うことができ、半導体装置の製造コストを削減することが可能となる。

以上、本発明の実施形態について説明したが、本発明は上記実施形態によって限定されるものではない。例えば、上記実施形態では、図９に示されるように、第１遅延回路２２と第２遅延回路２３によってリングオシレータが形成される場合について説明した。これに限らず、図１０に示されるように、第１遅延回路２２及び第２遅延回路２３と、インバータからなる第３遅延回路２９からリングオシレータが形成されることとしてもよい。

例えば、異常を検出するための遅延量Ｄと、特定回路Ｃの遅延量との差が小さい場合には、ＰＬＬ回路４０のクロックジッタなどの影響で、テスト中に誤って共通原因故障が発生してしまうことがある。そのため、第３遅延回路２９によって遅延信号Ｓ４の周波数を低くすることで、クロックジッタの影響を補完することができる。これにより、精度よく半導体装置１０をテストすることが可能となる。

上記実施形態では、第１遅延回路２２と第２遅延回路２３がリングオシレータを形成する場合について説明した。これに限らず、図１１に示されるように、マルチプレクサ５１を設け、第１遅延回路２２から出力される信号Ｓ３を、遅延信号Ｓ４に代えて、第１遅延回路２２及び分周器２６へ出力することとしてもよい。この場合には、第１遅延回路２２がリングオシレータを形成する。

図１２は、図１１の異常検出回路２０を有する半導体装置１０の第２テスト時における基準値Ｆｍａｘの遅延特性を示すグラフである。第１遅延回路２２のみがリングオシレータを形成する場合には、図１２に示されるように、基準値Ｆｍａｘが直線ＤＣによって示される遅延量Ｄよりもわずかに大きくなる。このため、図６及び図７の直線ＣＰｘに示されるように、範囲Ｘにおいて、直線ＤＣで示される異常検出回路２０の遅延量Ｄよりも大きい遅延量をもつ特定回路Ｃが存在する場合にも、第２テストを行うことにより当該特定回路Ｃを検出することができる。この場合、第１遅延回路２２の遅延量を、特定回路Ｃの遅延量よりも若干小さくしておくことで、特定回路Ｃに起因する遅延を検出することができるか否かをテストすることができる。

また、図１１の異常検出回路２０では、マルチプレクサ５１を操作することで、第１遅延回路２２へ入力される信号を切り替えることができる。したがって、一度のテストで、異常検出回路２０が異常を検出することが可能であることと、異常検出回路２０で検出することが不可能な共通原因故障の要因となる特定回路Ｃの有無をテストすることができる。

また、図１３に示されるように、第１遅延回路２２、第２遅延回路２３、及び第３遅延回路２９からの出力信号のうちから、第１遅延回路２２へ入力される信号を、選択手段５２を用いて選択することとしてもよい。

図１１及び図１３に示される異常検出回路２０では、リングオシレータを構成するＮＯＴゲートの数が可変なので、種々のケースについてテストすることが可能となる。

上記実施形態では、遅延回路がインバータで構成されている場合について説明した。遅延回路の構成はこれに限定されるものではなく、他の発振回路等を用いてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施しうるものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０ 半導体装置
１１ ＣＰＵ
１２ 主記憶部
１３ 補助記憶部
１４ インタフェース
２０ 異常検出回路
２１ 入力信号生成回路
２２ 第１遅延回路
２３ 第２遅延回路
２４ リファレンス信号生成回路
２５ 比較回路
２６ 分周器
２７，２８ マルチプレクサ
２９ 第３遅延回路
３０ リセット回路
４０ ＰＬＬ回路
５０ 基準信号生成回路

Claims (5)

1. 周波数の異常を検出する機能を有する半導体装置であって、
   入力信号に対する出力信号の遅延量が、前記半導体装置のクリティカルパスでの遅延量と同等の検出回路と、
   前記検出回路からの出力信号を、前記検出回路へ入力してリング発振回路を形成するための切り替え手段と、
   前記切り替え手段によって閉回路が形成されたときに、前記検出回路から出力される出力信号を分周する分周回路と、
   前記分周回路によって分周された前記出力信号を、前記半導体装置のクロック信号を生成するＰＬＬ回路へ入力する入力手段と、
   を備える半導体装置。
2. 前記検出回路は、遅延量が、前記クリティカルパスの遅延量と等しい第１遅延回路を有する請求項１に記載の半導体装置。
3. 前記検出回路は、遅延量が、前記クリティカルパスの遅延量の変動幅と等しい第２遅延回路と、を有する請求項２に記載の半導体装置。
4. 前記第１または第２の遅延回路の遅延量を可変する可変手段を備える請求項２または３に記載の半導体装置。
5. 周波数の異常を検出する機能を有する半導体装置のテスト方法であって、
   入力信号に対する出力信号の遅延量が、前記半導体装置のクリティカルパスでの遅延量と等しい検出回路からの出力信号を、前記検出回路へ入力してリング発振回路を形成する工程と、
   前記リング発振回路が形成されたときに、前記検出回路から出力される出力信号を分周し、前記半導体装置のクロック信号を生成するＰＬＬ回路へ入力する工程と、
   を含む半導体装置のテスト方法。

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