JP5171379B2 - 周波数異常検出回路 - Google Patents

Description

本発明は、周波数異常検出回路に関し、特に被監視クロックの周波数異常を、監視クロックを用いて検出する周波数異常検出回路に関する技術である。

従来、外部から入力される被監視クロックの周波数異常を検出する回路として、被監視クロックよりも高い周波数の監視クロックを用いて、被監視クロック半周期における監視クロックのクロックパルス数をカウントし、このカウント値が予め設定された上限値を上回った場合、あるいは予め設定された下限値を下回った場合に、被監視クロックの周波数が異常であると判断する周波数異常検出回路（特許文献１参照）、及び被監視クロックよりも低い周波数の監視クロックを用いて被監視クロックの周波数異常を検出する回路として、シフトレジスタを用いた周波数異常検出回路（特許文献２）が知られている。
特開2002-296309号公報 特開200１-３２６５６６号公報

しかしながら、上記特許文献１に示される技術では、監視クロックを被監視クロックよ
りも高い周波数にする必要がある。
例えば40MHzで駆動するマイコンの動作クロックの周波数変動を±1%の精度で監視するた
めには、監視クロックを8GHzにする必要、すなわち、被監視クロックの200倍以上の周波数を持つ監視クロックとする必要があり、しかも、一般的に、高い周波数の発振器は高価であることが多く、コストがかかるという問題がある。
さらに、高い周波数ではノイズ等の影響を受けやすいため、回路の線路長に制約が必要であったり、保護回路が必要であったりと基板への実装が困難になるという問題もある。
また、特許文献２に示される技術では、被監視クロックよりも低い周波数の監視クロックを用いるため、前記特許文献１の問題は解決されているものの、正常値検出回路5Aが“1”、異常検出回路5Bが“0”を出力している状態で被監視クロック1が固着すると、異常判定回路5の出力が“0”となり、かつ、このとき異常判定回路6の出力も前回値を保持しているため“0”となり、被監視クロックが異常であるにも関わらずアラーム9が発出状態にならないという問題があった。

そこで、本発明では被監視クロックよりも低い周波数の監視クロックによる異常検出を行いつつ、被監視クロックがどのタイミングで固着しても周波数異常を検出する周波数異常検出回路を提供することを目的とする。

上記目的を達成する本発明は、被監視クロックより低い周波数の監視クロック発振器、監視クロック１周期に含まれる被監視クロック数をカウントするカウント回路、同期化した被監視クロックの立ち上がりエッジで正極性パルスを出力するエッジ検出回路、エッジ検出回路のパルス出力により“High”を出力する初回エッジホールド回路、被監視クロック数が上限値を超えると周波数異常を示す“High”を出力する比較器、下限値と被監視クロック数との大小を比較する比較器、及び、前記下限値と被監視クロック数との大小を比較する比較器の出力と初回エッジホールド回路の出力とエッジ検出回路のパルス出力との論理積をとり、被監視クロックが下限値以下の状態で監視クロックが次の周期を迎えた場合に周波数異常を示す“High”を出力する論理積回路とから構成される周波数被監視クロック変動検出回路、及び、被監視クロックで動作するフリップフロップ（ＦＦ）で構成され、かつ、そのイネーブル端子に前記監視クロックが入力されるトグル回路と、当該トグル回路の出力のトグル変動を検出し、トグル変動が検出されなくなったときに、被監視クロック停止の異常を示す“High”を出力するトグル停止検出回路とからなる被監視クロック固着検出回路を有して構成され、
前記下限値と被監視クロック数との大小を比較する比較器は、カウント値が下限値以下のときは“High”を出力し、下限値を超すと“Low”を出力する比較器であり、前記エッジ検出回路は、正極性パルス出力により、前記カウント回路のカウント値をゼロにセットすると共に、前記エッジ検出回路からの前記正極性パルスのパルス幅がエッジ検出回路の立ち上がりから初回エッジホールド回路の出力の立ち上がりまでの幅とされていることを特徴とする。

本発明によれば、被監視クロックよりも低い周波数の監視クロックを使用するため、高い周波数の被監視クロックの監視が可能であり、発振器も安価な低い周波数のものを使用できるため、コストを抑えられるという効果を有する。
また、被監視クロックがどのタイミングで固着しても周波数異常を検出できるため、従来技術に比べて高い信頼性を得られ、回路が簡潔、かつ低コストで周波数異常検出回路を構成できる効果を奏する。

次に、本発明を実施するための最良の形態（以下、「実施形態」という）について図面を参照して説明する。

本発明の第1実施形態に係る周波数異常検出回路の構成について説明する。
図1 は第1実施形態に係る周波数異常検出回路のブロック図、 図2は第1実施形態に係る被監視クロック周波数正常時のタイミングチャートを示す図、 図3は第1実施形態に係る被監視クロック周波数異常時（高くなった場合）のタイミングチャートを示す図、 図4は第1実施形態に係る被監視クロック周波数異常時（低くなった場合）のタイミングチャートを示す図である。

図1に示すように、この被監視クロック変動検出回路40は、
被監視クロック1と、
被監視クロック1より周波数の低い監視クロック2と、
被監視クロック1と監視クロック2との同期を取る同期化回路3と、
同期化回路3の出力の立上りエッジを検出した場合にパルスを出力するエッジ検出回路4と、
リセット後にエッジ検出回路4から出力される最初のパルス以下「初回パルス」という）が入力された場合に、初回パルスより被監視クロック1周期分後にHighを出力し続ける初回エッジホールド回路5と、被監視クロックに同期してカウントアップを実行するカウント回路6と、被監視クロック1が許容される上限値7と、被監視クロック1が許容される下限値9と、
カウント回路6のカウント値と上限値7とを比較するコンパレータ8と、
カウント回路6のカウント値と下限値9とを比較するコンパレータ10と、
コンパレータ10の出力値、エッジ検出回路4の出力値、および初回エッジホールド回路5の出力値との論理積をとるAND回路11と、
コンパレータ8が”High”を出力した場合に、これをラッチするラッチ回路12と、
AND回路11が”High”を出力した場合に、これをラッチするラッチ回路13とから構成される。

次に、本発明の第1実施形態における被監視クロック変動検出回路40の動作について図1を参照しながら詳細に説明する。
まず、被監視クロック1と監視クロック2とが非同期である場合に対応するため、同期化回路3によって被監視クロック1と監視クロック２の同期を取り、当該同期化回路３の出力、すなわち被監視クロック１と同期化した監視クロック2はエッジ検出回路4に入力される。
エッジ検出回路4は、同期化回路３の出力、すなわち、監視クロック２の立ち上がりを検出すると、初回エッジホールド回路5とカウント回路6に対して正極性パルスを出力する。
初回エッジホールド回路5は、リセット30解除後の初期値が”Low”であり、最初にエッジ検出回路4から正極性パルスが入力された次の被監視クロック動作周期からHighを出力し続ける。
カウント回路6は、エッジ検出回路４のパルス出力が”High”になった時点でカウント値を0にリセットし、次に”Low”になった時点から被監視クロックに同期してカウントを開始し、同時にカウント値をコンパレータ8およびコンパレータ10へ出力する。

ここで、カウント回路6は、エッジ検出回路4の出力値と初回エッジホールド回路5の出力値の論理和が”1”になるまでカウント値を”0”に固定する。これは、同期化された監視クロック2の最初の立上りエッジが入力されるまでカウントを開始しないようにするためである。

コンパレータ8では、予め設定された上限値7との比較を行い、カウント値が上限値を超えれば被監視クロック１が周波数異常である旨の”High”を出力し、上限値を超えなければ周波数正常である旨の”Low”を出力する。
コンパレータ10では、予め設定された下限値9を超えなければ”High”を出力し、超えた場合はAND回路11に対して”Low”を出力する。コンパレータ8の場合と違い、この時点では周波数異常かどうかは判定しない。
AND回路11はコンパレータ10の出力値、エッジ検出回路4の出力値、および初回エッジホールド回路5の出力値の論理積を取り、周波数異常を判定する。論理積の結果が”1”だった場合には被監視クロック1が周波数異常である旨の”High”を出力し、”0”だった場合には被監視クロック1が周波数正常である旨の”Low”を出力する。すなわち、AND回路11に対し、カウント回路6のカウント値が下限値9の設定値以下の状態で、監視クロックが次の周期を迎えた場合、周波数異常と判断される。

ここで、AND回路11で初回エッジホールド回路5の出力値のANDを取る理由は、初回の立上りエッジがAND回路11に入力される時、カウント回路6はまだ動作していないため出力値が”0”、すなわち下限値9の設定値以下の状態であり、コンパレータ10の出力値とエッジ検出回路4の出力値との論理積だけでは周波数異常と判定してしまうため、これを避けるためである。
この後、コンパレータ8の出力値が異常を示す”High”だった場合はラッチ回路12でラッチし、ラッチ回路12がリセットされるまで異常出力を保持する。また、AND回路11の出力値が異常を示す”High”だった場合はラッチ回路13でラッチし、ラッチ回路13がリセットされるまで異常出力を保持する。

次に、図2を参照（適宜図1参照）して、被監視クロック変動検出回路40が行う処理についてより具体的に説明する。
図２は、本発明における被監視クロック変動検出回路40において、監視クロック２の周波数が被監視クロック１の周波数の1/20、上限値7の設定値を21、下限値9の設定値を16と設定した時の、被監視クロック１の周波数が正常な場合のタイミングチャート図である。図２において、図１に示した各部と同等部分については、同一符号で示している。

まず、被監視クロック１と監視クロック２の安定後、リセット30を解除する。
リセット30の解除後、監視クロック２の立ち上がりエッジが入力されるまで、カウント回路6のカウント値は0のままである。
同期化した監視クロック２の立ち上がりエッジ入力と同時に、エッジ検出回路４が正極性パルスを出力する。これをトリガにしてカウント回路6はカウントを開始する。さらに被監視クロック１の１周期分遅れて、初回エッジホールド回路が”High”になる。
本実施例において、カウント回路６のカウント値は、監視クロック２の一周期中の被監視クロック１のクロックパルス数が20個であるから0から19までカウントされ、監視クロック２の次の周期において、監視クロック２の立ち上がりエッジを検出したエッジ検出回路４からパルスが入力された後、次の動作クロック（被監視クロック１）の立ち上がりと同時に0にリセットされる。
ここで、カウント値は上限値7の設定値である21を超えることがないため、コンパレータ8の出力は常時”Low”となり、後段のラッチ回路12の出力も”Low”、すなわち被監視クロック１の周波数は正常であると判断される。

図示のように、コンパレータ10の出力は下限値9の設定値16を超えるまでは”High”、超えた時点で”Low”となる。この値と、初回エッジホールド回路の出力”High”と、エッジ検出回路4の次の出力パルスの論理積がAND回路11の出力値となるが、被監視クロック１の周波数が正常な場合には、エッジ検出回路4のパルスが”High”のときにはコンパレータ10の出力は必ず”Low”であるため、AND回路11の出力も”Low”となり、後段のラッチ回路13の出力も”Low”、すなわち被監視クロック１の周波数は正常であると判断される。

次に、図3を参照（適宜図1,2参照）して、被監視クロック１の周波数が正常時よりも高くなった場合について説明する。
図３に示す周波数が正常時よりも高くなった場合は、被監視クロック１の周波数が図２の場合と比較して高くなった場合のタイミングチャート図であり、上限値７および下限値９の設定値は図２の場合と同様とする。
図３の場合において、カウント回路６がカウントを開始するまでの流れは、図２に示す正常時と同様であるが、図２の正常時と比べて被監視クロック１の周波数が高いため、監視クロック２の一周期の間に入力されるパルス数が増加し、図３の場合では、カウント回路6のカウント値は0〜25まで増加する。そして、カウント値が21を超えた時点で、コンパレータ8は”High”、すなわち被監視クロック1の周波数異常を出力する。更に、後段のラッチ回路12が出力値をラッチするため、異常出力が継続される。

次に、図4を参照（適宜図1,2参照）して、被監視クロック1の周波数が正常時よりも低くなった場合の異常について説明する。図4は、被監視クロック１の周波数が図２の場合と比較して低くなった場合のタイミングチャート図であり、上限値７および下限値９の設定値は図２の正常時の場合と同様とする。
被監視クロック１の周波数が図２の正常時と比較して低くなった図４の場合、カウント回路６がカウントを開始するまでの流れは図２の正常時と同様であるが、図２の場合に比べて被監視クロック１の周波数が低いため、監視クロック２の一周期の間に入力されるパルス数が減少する。

図４の場合では、カウント回路６のカウント値は0からカウントされ、カウント値が15となった時点で監視クロック２が次の周期を迎えるため、カウント値が0にリセットされる。このため、本場合ではカウント回路6のカウント値は0〜15までとなり、カウント回路の出力値は16を超えることがないため、コンパレータ10の出力値は常に”High”である。よって後段のAND回路11では、エッジ検出回路4の出力パルスが入ったとき、論理積が”1”となり、すなわち被監視クロック1の周波数異常を出力する。更に、後段のラッチ回路13が出力値をラッチするため、異常出力が継続される。

次に、本発明の第2実施形態について説明する。
図5は第2実施形態に係る周波数異常検出回路のブロック図、 図6は第2実施形態に係る被監視クロック周波数正常時のタイミングチャート図で、 図7は第2実施形態に係る被監視クロック周波数異常時（固着した場合）のタイミングチャート図である。

第2実施形態は、第1実施形態である被監視クロック変動検出回路40に、被監視クロック1の固着を監視クロック2で検出する回路（以下、被監視クロック固着検出回路）50を加えた回路である。
なお、回路構成の中で第1実施形態と共通する部分については、同じ符号を付し、説明を省略する。

トグル回路20は被監視クロックで動作するフリップフロップを使用し、エッジ検出回路4の出力パルスが入力される度に、出力を“High”から“Low”または“Low”から“High”にトグルさせる回路である。すなわち、被監視クロック１および監視クロック２が両方とも動作している場合、監視クロック２の２倍の周期でトグル変動するパルス波が出力される。
次に、同期化回路21は、監視クロックで動作するFFを2段使用し、トグル回路20の出力パルスを監視クロック２で同期化する。
同期化回路21の後段にはFF22と、FF23を配置し、FFのリセット解除後の初期出力値が、エッジ検出回路21のFFも含めて‘0’と‘1’が交互になるトグル変化が3段行われるように設定してあるので、被監視クロックが正常な場合は、リセット解除直後の出力が必ず‘0’と‘1’が交互になるトグル変化する。
トグル停止検出回路24は、同期化回路21、FF22、FF23の各出力値を入力し、３つの値すべてが‘0’、またはすべてが‘1’となっていた場合に、被監視クロックが異常、すなわち、固着した旨の”High”を出力する。
この後、トグル停止検出回路24の出力値が異常を示す”High”だった場合はラッチ回路25でラッチし、ラッチ回路25がリセットされるまで異常出力を保持する。

次に、図6を参照（適宜図5参照）して、本発明の第2実施形態に係る周波数異常検出回路が行う処理についてより具体的に説明する。
図6は、本発明における周波数異常検出回路において、監視クロック２の周波数が被監視クロック１の周波数の1/20と設定した時の、被監視クロック１の周波数が正常な場合のタイミングチャート図である。図6において、図5に示した各部と同等部分については、同一符号で示している。

本場合において、トグル回路20の出力値は、監視クロック２の2倍の周期でトグル変化する信号となる。次に、トグル回路20の出力信号は、同期化回路21で監視クロック２と同期化された後、FF22、FF23へ順に入力される。同期化回路21、FF22、FF23の出力はトグル検出回路24に入力される。
被監視クロックが正常である場合、トグル検出回路24への入力がオール‘0’またはオール‘1’になることはないため、トグル検出回路24 の出力は”Low”となり、すなわち被監視クロック１は”Low”または”High”の固着状態ではないと判断される。

次に、図7を参照（適宜図5,6参照）して、被監視クロック１の周波数が”Low”または”High”固着状態の異常になった場合について説明する。
図7は、被監視クロック１の周波数がリセット解除後、数クロック経った後Lowに固着してしまった場合のタイミングチャート図である。
本場合において、被監視クロック１が固着した場合、被監視クロック１で動作しているＦＦはすべて停止してしまうため、被監視クロック変動検出回路40、および被監視クロック固着検出回路50の中のトグル回路20の出力が固着する。
図７の場合では、トグル回路20は”High”で固着した場合を想定しており、トグル回路20の後段に接続されている同期化回路21と、さらに後段に接続されているFFの出力が順に”High”となる。FF23が”High”となった時点で、トグル停止検出回路24の出力が”High”、すなわち被監視クロック1の固着異常を出力する。更に、後段のラッチ回路25が出力値をラッチするため、異常出力が継続される。

以上の実施例によれば、
第１実施例では、監視クロックの立ち上がりエッジにて出力される正極性パルスと、当該正極性パルスにて”High”を出力する初回ホールド回路出力と、被監視クロックが下限値以上であるか否かのコンパレータ出力との論理積にて被監視クロックの下限異常を検出するものであるから、低コストで、信頼性の高い周波数異常検出回路を構成できる。
さらに、第２実施例に示すように、被監視クロックで動作するフリップフロップ（ＦＦ）にて構成されるトグル回路のイネーブル入力端子に監視クロックの出力を入力することによりトグル回路の出力をトグル変動させ、当該トグル変動を監視する回路を付加するだけで、被監視クロックが”High”または”Low”に固着してしまった場合でも簡単に検出でき、その際、当該トグル変動の監視回路として、３段以上とすることにより２段トグルに比して確実に検出することができる。

本発明の第1実施形態に係る周波数異常検出回路のブロック図 本発明の第1実施形態に係る被監視クロック周波数正常時のタイミングチャート図 本発明の第1実施形態に係る被監視クロック周波数正常時のタイミングチャート図 本発明の第1実施形態に係る被監視クロック周波数異常時（低くなった場合）のタイミングチャート図 本発明の第2実施形態に係る周波数異常検出回路のブロック図 本発明の第2実施形態に係る被監視クロック周波数正常時のタイミングチャート図 本発明の第2実施形態に係る被監視クロック周波数異常時（固着した場合）のタイミングチャート図

符号の説明

1 被監視クロック
2 監視クロック
3 同期化回路
4 エッジ検出回路
5 初回エッジ検出ホールド回路
6 カウント回路
7 上限値
8 コンパレータ
9 下限値
10 コンパレータ
11 AND回路
12 ラッチ回路
13 ラッチ回路
20 トグル回路
21 同期化回路
22 フリップフロップ
23 フリップフロップ
24 トグル停止検出回路
25 ラッチ回路
40 被監視クロック変動検出回路
50 被監視クロック固着検出回路

Claims (1)

1. 被監視クロックより低い周波数の監視クロック発振器、監視クロック１周期に含まれる被監視クロック数をカウントするカウント回路、同期化した被監視クロックの立ち上がりエッジで正極性パルスを出力するエッジ検出回路、エッジ検出回路のパルス出力により“High”を出力する初回エッジホールド回路、被監視クロック数が上限値を超えると周波数異常を示す“High”を出力する比較器、下限値と被監視クロック数との大小を比較する比較器、及び、前記下限値と被監視クロック数との大小を比較する比較器の出力と初回エッジホールド回路の出力とエッジ検出回路のパルス出力との論理積をとり、被監視クロックが下限値以下の状態で監視クロックが次の周期を迎えた場合に周波数異常を示す“High”を出力する論理積回路とから構成される周波数被監視クロック変動検出回路、及び、被監視クロックで動作するフリップフロップ（ＦＦ）で構成され、かつ、そのイネーブル端子に前記監視クロックが入力されるトグル回路と、当該トグル回路の出力のトグル変動を検出し、トグル変動が検出されなくなったときに、被監視クロック停止の異常を示す“High”を出力するトグル停止検出回路とからなる被監視クロック固着検出回路を有して構成され、
   前記下限値と被監視クロック数との大小を比較する比較器は、カウント値が下限値以下のときは“High”を出力し、下限値を超すと“Low”を出力する比較器であり、前記エッジ検出回路は、正極性パルス出力により、前記カウント回路のカウント値をゼロにセットすると共に、前記エッジ検出回路からの前記正極性パルスのパルス幅がエッジ検出回路の立ち上がりから初回エッジホールド回路の出力の立ち上がりまでの幅とされていることを特徴とする周波数異常検出回路。

Images