CN111384933B - 时钟脉冲频率攻击检测系统 - Google Patents

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Abstract

一种时钟脉冲频率攻击检测系统，利用逻辑门检测芯片的时钟脉冲信号的转态边缘以取得计数起始信号和计数终止信号，环形时间数字转换器和计数器接续根据计数起始信号及计数终止信号取得当前计数值，比较器最后计算当前计数值和先前计数值的数值差，并比较数值差和预设范围值以产生比较结果。其中，当比较结果为数值差落于预设范围值内，芯片的时钟脉冲信号正常；当比较结果为数值差落于预设范围值外，芯片的时钟脉冲信号异常，通过前述机制，判断芯片的时钟脉冲信号是否受到破坏，进而得知芯片是否被攻击。

Description

时钟脉冲频率攻击检测系统
技术领域
本发明关于一种时钟脉冲频率(clock frequency)攻击的检测系统，特别是关于一种利用逻辑门、环形时间数字转换器以及计数器，取得安全芯片的时钟脉冲信号并对其计数，再以比较器根据当前计数值与先前计数值产生数值差，并判断数值差是否落入预设范围值，藉此检测时钟脉冲信号状况的时钟脉冲频率攻击检测系统。
背景技术
近来，安全芯片为积极研究的开发方向，如何防止例如时钟脉冲信号攻击、芯片测试攻击、温度攻击或演算法攻击的诸如此类的攻击，为值得深思的议题。其中，时钟脉冲信号影响芯片的运作情形，举例来说，若时钟脉冲信号受到干扰或破坏，骇客则能窃取芯片的内部信息，或故意使芯片无法正常运作。因此，时钟脉冲信号的异常判定则为相当重要的一环。
目前时钟脉冲信号的检测分为两部分：(1)高频输入的检测：高频输入的检测:利用现有的时钟脉冲滤波器(clock filter)设计，当芯片输入的时钟脉冲信号进入时钟脉冲滤波器后，时钟脉冲滤波器将会随时检测芯片的时钟脉冲信号，当时钟脉冲滤波器检测时钟脉冲信号高于某一个范围的高频现象，时钟脉冲滤波器将时钟脉冲信号直接拉为高准位输出，并发出通知旗标(flag)告知芯片，避免此高频时钟脉冲信号再输入到芯片内部。(2)低频时钟检测：芯片内部有低频RC时钟，低频RC时钟用于做低频时钟脉冲信号输入时是否有被攻击的检测参考，低频RC时钟在固定时间内对低频时钟脉冲输入信号计数，以取得低频时钟脉冲输入信号的输入计数值，根据输入计数值判断低频时钟脉冲输入信号是否有被攻击破坏的现象。观前所述，时钟脉冲输入信号的异常判定乃须对高频和低频的时钟脉冲输入信号分别设计不同的电子元件，其占掉芯片所能设计的面积且提高制造成本，如何解决前述症结点，遂成为待解决的问题。
中国台湾专利公开第201828611号利用信号采样单元对时钟脉冲信号进行采样，并搭配零交叉计数器对时钟脉冲信号的零交叉次数进行计数，而符号选择器根据时钟脉冲信号的零交叉次数替时钟脉冲信号解码为符号，时序偏移追踪单元基于时钟脉冲信号的零交叉次数及经解码后的时钟脉冲信号计算量度，时钟脉冲偏移追踪单元将量度与临限值进行比较，并据此对时钟脉冲信号的偏移进行补偿，其虽然可即时捕捉时钟脉冲信号的偏移，但量测时钟脉冲信号的零交叉次数及解码为相当复杂，从而提高制造成本。
综观前所述，本发明的发明者思索并设计一种时钟脉冲频率攻击检测系统，以期针对已知技术的缺失加以改善，进而增进产业上的实施利用。
发明内容
有鉴于上述已知的问题，本发明的目的在于提供一种时钟脉冲频率攻击检测系统，用以解决已知技术中所面临的问题。
基于上述目的，本发明提供一种时钟脉冲频率攻击检测系统，适用于芯片，其包括逻辑门、环形时间数字转换器、计数器、暂存器以及比较器。逻辑门接收芯片的时钟脉冲信号，并检测时钟脉冲信号的转态边缘而产生计数起始信号及计数终止信号；环形时间数字转换器连接于逻辑门并包含环形串接的多个延迟电路，环形时间数字转换器接收计数起始信号，并使计数起始信号在多个延迟电路中环绕而产生多个延迟信号；计数器连接逻辑门及环形时间数字转换器，并接收计数终止信号及多个延迟信号，计数器对多个延迟信号进行计数，直至接收到计数终止信号为止，以取得当前计数值；暂存器连接逻辑门及计数器，暂存器存储先前计数值，且当暂存器接收到计数终止信号时，暂存器输出先前计数值，并以当前计数值取代先前计数值而加以存储；比较器连接暂存器及计数器，以接收先前计数值及当前计数值，并计算先前计数值及当前计数值的数值差，而与比较器存储预设范围值相比较而产生比较结果。通过前述的设置，并不需要分别设置监测高频时钟脉冲信号和低频时钟脉冲信号的电子元件，调整环形时间数字转换器的解析度和延迟时间及计数器的位数，即能监测高频时钟脉冲信号和低频时钟脉冲信号。
较佳地，比较器包括存储器，存储器存储预设范围值。
较佳地，环形时间数字转换器更包括与非门，多个延迟电路为多个非门并与与非门串接。
较佳地，当数值差落于预设范围值内，芯片的微处理器判断时钟脉冲信号正常；当数值差落于预设范围值外，芯片的微处理器判断时钟脉冲信号异常。
较佳地，当逻辑门检测到时钟脉冲信号的上升边缘时，则产生计数起始信号；当逻辑门检测到时钟脉冲信号的下降边缘时，则产生计数终止信号。
基于上述目的，本发明提供一种时钟脉冲频率攻击检测系统，适用于安全芯片，其包括逻辑门、环形时间数字转换器、外圈计数器、内圈计数器、外圈暂存器、内圈暂存器以及比较器。逻辑门接收安全芯片的时钟脉冲信号，并检测时钟脉冲信号的转态边缘而产生第一起始信号、第二起始信号以及载入信号；环形时间数字转换器连接于逻辑门，环形时间数字转换器包含内圈电路、外圈电路以及优先权比较器，内圈电路和外圈电路分别包含环形串接的多个延迟电路，环形时间数字转换器接收第一起始信号和第二起始信号，而第二起始信号在内圈电路的多个延迟电路环绕而产生多个第二起始延迟信号，第一起始信号在外圈电路的多个延迟电路环绕而产生多个第一起始延迟信号，使多个第二起始延迟信号追上多个第一起始延迟信号，优先权比较器分别连接内圈电路和外圈电路，以产生计数终止信号；外圈计数器连接环形时间数字转换器，并接收多个第一起始延迟信号和多个第二起始延迟信号，外圈计数器根据第一起始信号于第二起始信号输入前环绕于外圈电路的第一圈数，以取得第一计数值；内圈计数器连接环形时间数字转换器，并接收多个第二起始延迟信号和多个第一起始延迟信号，内圈计数器根据多个第二起始延迟信号追上多个第一起始延迟信号所需环绕内圈电路的第二圈数，以取得第二计数值；外圈暂存器连接外圈计数器及优先权比较器，外圈暂存器存储有第一先前计数值，且当外圈暂存器接收到计数终止信号时，外圈暂存器输出第一先前计数值，并以第一计数值取代第一先前计数值而加以存储；内圈暂存器连接内圈计数器及优先权比较器，内圈暂存器存储第二先前计数值，且当内圈暂存器接收到计数终止信号时，内圈暂存器输出第二先前计数值，并以第二计数值取代第二先前计数值而加以存储；比较器连接内圈计数器、外圈计数器、外圈暂存器以及内圈暂存器，以接收第一先前计数值、第二先前计数值、第一计数值以及第二计数值，并计算第一计数值和第二计数值与第一先前计数值和第二先前计数值的数值差，而与比较器存储预设范围值相比较而产生比较结果。通过前述的设置，不需使用时钟脉冲滤波器和旗标，即能达成高频率时钟脉冲信号的监测。
较佳地，比较器包括存储器，存储器存储预设范围值。
较佳地，内圈电路及外圈电路更包括与非门，内圈电路及外圈电路的多个延迟电路分别为多个非门并与与非门串接。
较佳地，若比较结果为数值差落于预设范围值内，芯片的微处理器判断时钟脉冲信号正常；若比较结果为数值差落于预设范围值外，芯片的微处理器判断时钟脉冲信号异常。
较佳地，本发明的时钟脉冲频率攻击检测系统更包括延迟器及异或门，延迟器连接优先权比较器以接收及延迟计数终止信号；异或门连接优先权比较器、延迟器及比较器，并比较计数终止信号和延迟后计数终止信号，以产生及发送启动信号至比较器。
承上所述，本发明的时钟脉冲频率攻击检测系统，通过调整环形时间数字转换器的解析度和延迟时间及计数器的位数，即能监测高频时钟脉冲信号和低频时钟脉冲信号，而不需要分别设置监测高频时钟脉冲信号和低频时钟脉冲信号的电子元件，从而降低制造成本及使芯片可设计的面积增加。
附图说明
图1为本发明的时钟脉冲频率攻击检测系统的第一实施例的方块图。
图2为本发明的时钟脉冲频率攻击检测系统的第一实施例的环形时间数字转换器的电路图。
图3为本发明的时钟脉冲频率攻击检测系统的第一实施例的未被时钟脉冲攻击的信号波形图。
图4为本发明的时钟脉冲频率攻击检测系统的第一实施例的被时钟脉冲攻击的信号波形图。
图5为本发明的时钟脉冲频率攻击检测系统的第二实施例的方块图。
图6为本发明的时钟脉冲频率攻击检测系统的第二实施例的环形时间数字转换器的电路图。
图7为本发明的时钟脉冲频率攻击检测系统的第二实施例的信号波形图。
符号说明：
10：逻辑门
20：环形时间数字转换器
21：延迟电路
22：与非门
30：计数器
40：暂存器
50：比较器
51：存储器
60：外圈计数器
70：内圈计数器
80：延迟器
ACT：启动信号
CLOCK：时钟脉冲信号
DELAY：延迟信号
EXTER：外圈电路
INTER：内圈电路
LOAD：载入信号
START：计数起始信号
STOP：计数终止信号
PRESET：预设范围值
RESULT：比较结果
XOR：异或门
B1：第一先前计数值
B2：第二先前计数值
C1：当前计数值
C2：先前计数值
C10：第一计数值
C20：第二计数值
DELAY1：第一起始延迟信号
DELAY2：第二起始延迟信号
REG1：外圈暂存器
REG2：内圈暂存器
START1：第一起始信号
START2：第二起始信号
具体实施方式
本发明的优点、特征以及达到的技术方法将参照例示性实施例及所附图式进行更详细地描述而更容易理解，且本发明可以不同形式来实现，故不应被理解仅限于此处所陈述的实施例，相反地，对本领域技术人员而言，所提供的实施例将使本揭露更加透彻与全面且完整地传达本发明的范畴，且本发明将仅为所附加的权利要求所定义。
请参阅图1及图2，图1为本发明的时钟脉冲频率攻击检测系统的第一实施例的方块图。图2为本发明的时钟脉冲频率攻击检测系统的第一实施例的环形时间数字转换器的电路图。如图1所示，本发明的时钟脉冲频率攻击检测系统，适用于安全芯片，其包括逻辑门10、环形时间数字转换器20、计数器30、暂存器40以及比较器50。逻辑门10接收安全芯片的时钟脉冲信号CLOCK，并检测时钟脉冲信号CLOCK的转态边缘而产生计数起始信号START及计数终止信号STOP，亦即，逻辑门10检测时钟脉冲信号CLOCK的上升边缘(rising edge)产生计数起始信号START，逻辑门10检测时钟脉冲信号CLOCK的下降边缘(falling edge)产生计数终止信号STOP；如图2所示，环形时间数字转换器20连接于逻辑门10并包含环形串接的多个延迟电路21，环形时间数字转换器20接收计数起始信号START，并使计数起始信号START在多个延迟电路21中环绕而产生多个延迟信号DELAY；计数器30连接逻辑门10及环形时间数字转换器20，并接收计数终止信号STOP及多个延迟信号DELAY，计数器30对多个延迟信号DELAY进行计数，直至接收到计数终止信号STOP为止，以取得当前计数值C1；暂存器40连接逻辑门10及计数器30，暂存器40存储先前计数值C2，且当暂存器40接收到计数终止信号STOP时，暂存器40输出先前计数值C2，并以当前计数值C1取代先前计数值C2而加以存储；比较器50连接暂存器40及计数器30并包含存储器51，以接收先前计数值C2及当前计数值C1，并计算先前计数值C2及当前计数值C1的数值差，而与存储器51存储的预设范围值PRESET相比较而产生比较结果RESULT。通过前述的设置，并不需要分别设置监测高频时钟脉冲信号和低频时钟脉冲信号的电子元件，调整环形时间数字转换器20的解析度和延迟时间及计数器30的位数，即能监测高频时钟脉冲信号和低频时钟脉冲信号。
请参阅图2，其为本发明的时钟脉冲频率攻击检测系统的第一实施例的环形时间数字转换器的电路图。如图2所示，环形时间数字转换器20包括与非门22，多个延迟电路21为多个非门并与与非门22串接，非门的数目及延迟时间乃根据时钟脉冲频率的范围加以调整，而未局限于本发明所列举的范围。
请参阅图3及图4，其分别为本发明的时钟脉冲频率攻击检测系统的第一实施例的未被时钟脉冲攻击的信号波形图及本发明的时钟脉冲频率攻击检测系统的第一实施例的被时钟脉冲攻击的信号波形图。如图3和图4所示，并搭配图1详细说明比较器50的判断机制如下：(1)计数起始信号START和计数终止信号STOP为如图3所示的波形，环形时间数字转换器20延迟计数起始信号START以取得多个延迟信号DELAY，计数器30根据计数终止信号STOP对延迟信号DELAY计数而得出当前计数值C1，比较器50接收当前计数值C1和先前计数值C2，并计算当前计数值C1和先前计数值C2的数值差及比较数值差和预设范围值PRESET，进而取得比较结果RESULT，比较结果RESULT为数值差落于预设范围值PRESET内，比较器50发送比较结果RESULT至安全芯片，安全芯片的微处理器判断时钟脉冲信号CLOCK正常，亦即，时钟脉冲信号CLOCK未被攻击，暂存器40同时以当前计数值C1作为先前计数值C2存储。(2)计数起始信号START和计数终止信号STOP为如图4所示的波形，环形时间数字转换器20延迟计数起始信号START以取得多个延迟信号DELAY，计数器30根据计数终止信号STOP对延迟信号DELAY计数而得出当前计数值C1，比较器50接收当前计数值C1和先前计数值C2，并计算当前计数值C1和先前计数值C2的数值差及比较数值差和预设范围值PRESET，进而取得比较结果RESULT，比较结果RESULT为数值差落于预设范围值PRESET外，比较器50发送比较结果RESULT至安全芯片，安全芯片的微处理器判断时钟脉冲信号CLOCK异常，亦即，时钟脉冲信号CLOCK被攻击。
此外，时钟脉冲信号CLOCK被攻击的状况也可为时钟脉冲信号CLOCK位于低准位的时间变短，由于时钟脉冲信号CLOCK位于低准位的时间变短，造成计数终止信号STOP的波形也随之改变，而计数器30、暂存器40及比较器50的配置可能不足以准确地检测时钟脉冲信号CLOCK被攻击，因此需要额外搭配其他电子电路来检测时钟脉冲信号CLOCK的异常。
举例说明暂存器40的作动机制如下：在某时间或更新周期t＝k，暂存器40存储当前计数值C1t＝k作为先前计数值C2t＝k；在某时间或更新周期t＝k+1，暂存器40接收到当前计数值C1t＝k+1和计数终止信号STOP，并将先前计数值C2t＝k输出至比较器50以供比较器50计算，暂存器40则以当前计数值C1t＝k+1作为先前计数值C2t＝k+1。
请参阅图5和图6，其为本发明的时钟脉冲频率攻击检测系统的第二实施例的方块图以及本发明的时钟脉冲频率攻击检测系统的第二实施例的环形时间数字转换器的电路图。如图5所示，本发明的时钟脉冲频率攻击检测系统，适用于安全芯片，其包括逻辑门10、环形时间数字转换器20、外圈计数器60、内圈计数器70、外圈暂存器REG1、内圈暂存器REG2、延迟器80、异或门XOR以及比较器50。逻辑门10接收安全芯片的时钟脉冲信号CLOCK，并检测时钟脉冲信号CLOCK的转态边缘而产生第一起始信号START1、第二起始信号START2以及载入信号LOAD；环形时间数字转换器20连接于逻辑门10，环形时间数字转换器20包含内圈电路INTER、外圈电路EXTER以及优先权比较器PA，内圈电路INTER和外圈电路EXTER分别包含环形串接的多个延迟电路21，环形时间数字转换器20接收第一起始信号START1和第二起始信号START2，而第二起始信号START2在内圈电路INTER的多个延迟电路21环绕而产生多个第二起始延迟信号DELAY2，第一起始信号START1在外圈电路EXTER的多个延迟电路21环绕而产生多个第一起始延迟信号DELAY1，使多个第二起始延迟信号DELAY2追上多个第一起始延迟信号DELAY1，优先权比较器PA连接内圈电路INTER和外圈电路EXTER，以产生计数终止信号STOP，具体而言，第一起始信号START1进入外圈电路EXTER，第一起始信号START1每环绕外圈电路EXTER一圈就产生一个第一起始延迟信号DELAY1，外圈计数器60的计数值加1，当第二起始信号START2进来时，存取外圈计数器60的计数值，第二起始信号START2进入内圈电路INTER而产生单个第二起始延迟信号DELAY2，环绕于内圈电路INTER的第二起始信号START2开始追上环绕于外圈电路EXTER的第一起始信号START1，当第二起始信号START2进入内圈电路INTER后，优先权比较器PA也会开始运作，当环绕于内圈电路INTER的第二起始信号START2经过一圈时而利用优先权比较器PA比较是否追上环绕于外圈电路EXTER的第一起始信号START1，当环绕于内圈电路INTER的第二起始信号START2追上环绕于外圈电路EXTER的第一起始信号START1时，优先权比较器PA会产生一个计数终止信号STOP，内圈计数器70根据计数终止信号STOP计数第二起始信号START2追上第一起始信号START1所需的圈数；外圈计数器60连接环形时间数字转换器20，并接收多个第一起始延迟信号DELAY1和多个第二起始延迟信号DELAY2，外圈计数器60根据第一起始信号START1于第二起始信号STAR2输入前环绕于外圈电路EXTER的第一圈数，以取得第一计数值C10；内圈计数器70连接环形时间数字转换器20，并接收多个第二起始延迟信号DELAY2和多个第一起始延迟信号DELAY1，内圈计数器70根据多个第二起始延迟信号DELAY2追上多个第一起始延迟信号DELAY1所需环绕内圈电路INTER的第二圈数，以取得第二计数值C20；外圈暂存器REG1连接外圈计数器60及优先权比较器PA，外圈暂存器REG1存储有第一先前计数值B1，且当外圈暂存器REG1接收到计数终止信号STOP时，外圈暂存器REG1输出第一先前计数值B1，并以第一计数值C10取代第一先前计数值B1而加以存储；内圈暂存器REG2连接内圈计数器70及优先权比较器PA，内圈暂存器REG2存储第二先前计数值B2，且当内圈暂存器REG2接收到计数终止信号STOP时，内圈暂存器REG2输出第二先前计数值B2，并以第二计数值C20取代第二先前计数值B2而加以存储；比较器50连接内圈计数器70、外圈计数器60、外圈暂存器REG1以及内圈暂存器REG2，以接收第一先前计数值B1、第二先前计数值B2、第一计数值C10以及第二计数值C20，并计算第一计数值C10和第二计数值C20与第一先前计数值B1和第二先前计数值B2的数值差，而与存储器51存储的预设范围值PRESET相比较而产生比较结果RESULT；延迟器80连接优先权比较器PA以接收及延迟计数终止信号STOP；异或门XOR连接优先权比较器PA、延迟器80及比较器50，并比较计数终止信号STOP和延迟后计数终止信号STOP，以产生及发送启动信号ACT至比较器50。通过前述的设置，不需使用时钟脉冲滤波器和旗标，即能达成高频率时钟脉冲信号CLOCK的监测。
如图6所示，内圈电路INTER及外圈电路EXTER更包括与非门22，内圈电路INTER及外圈电路EXTER的多个延迟电路21分别为多个非门并与与非门22串接，内圈电路INTER和外圈电路EXTER的多个延迟电路21的延迟时间为相异，较佳地，外圈电路EXTER的多个延迟电路21的延迟时间大于内圈电路INTER的多个延迟电路21的延迟时间，而非门的数目及延迟时间乃根据时钟脉冲频率的范围加以调整，而未局限于本发明所列举的范围；优先权比较器PA连接于内圈电路INTER的与非门22以及外圈电路EXTER的与非门22，以根据多个第二起始延迟信号DELAY2和多个第一起始延迟信号DELAY1产生计数终止信号STOP，优先权比较器PA也将多个第二起始延迟信号DELAY2和多个第一起始延迟信号DELAY1的计数值储存存储。
于此，搭配图5、图6以及图7，详细说明比较器50的判断机制如下：(1)时钟脉冲信号CLOCK、第一起始信号START1和第二起始信号START2为如图7所示的波形，环形时间数字转换器20延迟第一起始信号START1及第二起始信号START2以取得多个第一起始延迟信号DELAY1及多个第二起始延迟信号DELAY2，外圈计数器60根据第一起始信号START1于第二起始信号START2输入前环绕于外圈电路EXTER的第一圈数来计数，以取得第一计数值C10，内圈计数器70根据多个第二起始延迟信号DELAY2追上多个第一起始延迟信号DELAY1所需环绕内圈电路INTER的第二圈数来计数，以取得第二计数值C20；此时，优先权比较器PA根据多个第二起始延迟信号DELAY2和多个第一起始延迟信号DELAY1产生计数终止信号STOP，并接续传输计数终止信号STOP传输至外圈暂存器REG1、内圈暂存器REG2、延迟器80以及异或门XOR，以产生及传输启动信号ACT至比较器50而让比较器50启动。接者，外圈计数器60和内圈计数器70从而分别传输第一计数值C10和第二计数值C20至比较器50、外圈暂存器REG1及内圈暂存器REG2，外圈暂存器REG1和内圈暂存器REG2则分别输出第一先前计数值B1和第二先前计数值B2至比较器50，比较器50则将第一计数值C10乘外圈电路EXTER的延迟时间和第二计数值C20乘外圈电路EXTER和内圈电路INTER的延迟时间差的相加和为时钟脉冲信号CLOCK的单个周期(亦即，C10*外圈电路EXTER的延迟时间+C20*(内圈电路INTER的延迟时间-外圈电路EXTER的延迟时间)＝时钟脉冲信号CLOCK的单个周期)，比较器50也将第一先前计数值B1乘外圈电路EXTER的延迟时间和第二先前计数值B2乘外圈电路EXTER和内圈电路INTER的延迟时间差的相加和为前次时钟脉冲信号CLOCK的单个周期，比较器50将时钟脉冲信号CLOCK的单个周期和前次时钟脉冲信号CLOCK的单个周期相减为数值差及比较数值差和预设范围值PRESET，进而取得比较结果RESULT，比较结果RESULT为数值差落于预设范围值PRESET内，比较器50发送比较结果RESULT至安全芯片，安全芯片的微处理器判断时钟脉冲信号CLOCK正常，亦即，时钟脉冲信号CLOCK未被攻击，外圈暂存器REG1同时以第一计数值C10作为第一先前计数值B1存储，内圈暂存器REG2同时以第二计数值C20作为第二先前计数值B2存储。(2)时钟脉冲信号CLOCK、第一起始信号START1和第二起始信号START2非图7所示的波形，环形时间数字转换器20延迟第一起始信号START1及第二起始信号START2以取得多个第一起始延迟信号DELAY1及多个第二起始延迟信号DELAY2，外圈计数器60根据第一起始信号START1于第二起始信号STAR2输入前环绕于外圈电路EXTER的第一圈数来计数，以取得第一计数值C10，内圈计数器70根据多个第二起始延迟信号DELAY2追上多个第一起始延迟信号DELAY1所需环绕内圈电路INTER的第二圈数来计数，以取得第二计数值C20；此时，优先权比较器PA根据多个第二起始延迟信号DELAY2和多个第一起始延迟信号DELAY1产生计数终止信号STOP，并接续传输计数终止信号STOP传输至外圈暂存器REG1、内圈暂存器REG2、延迟器80以及异或门XOR，以产生及传输启动信号ACT至比较器50而让比较器50启动。接者，外圈计数器60和内圈计数器70从而分别传输第一计数值C10和第二计数值C20至比较器50、外圈暂存器REG1及内圈暂存器REG2，外圈暂存器REG1和内圈暂存器REG2则分别输出第一先前计数值B1和第二先前计数值B2至比较器50，比较器50则将第一计数值C10乘外圈电路EXTER的延迟时间和第二计数值C20乘外圈电路EXTER和内圈电路INTER的延迟时间差的相加和为时钟脉冲信号CLOCK的单个周期(亦即，C10*外圈电路EXTER的延迟时间+C20*(内圈电路INTER的延迟时间-外圈电路EXTER的延迟时间)＝时钟脉冲信号CLOCK的单个周期)，比较器50也将第一先前计数值B1乘外圈电路EXTER的延迟时间和第二先前计数值B2乘外圈电路EXTER和内圈电路INTER的延迟时间差的相加和为前次时钟脉冲信号CLOCK的单个周期，比较器50将时钟脉冲信号CLOCK的单个周期和前次时钟脉冲信号CLOCK的单个周期相减为数值差及比较数值差和预设范围值PRESET，进而取得比较结果RESULT，比较结果RESULT为数值差落于预设范围值PRESET外，比较器50发送比较结果RESULT至安全芯片，安全芯片的微处理器判断时钟脉冲信号CLOCK异常，亦即，时钟脉冲信号CLOCK被攻击。
观前所述，本发明的时钟脉冲频率攻击检测系统，通过环形时间数字转换器20和计数器30根据计数起始信号START及计数终止信号STOP取得当前计数值C1，比较器50最后计算当前计数值C1和先前计数值C2的数值差，并比较数值差和预设范围值PRESET以产生比较结果RESULT，通过前述的设置，即能监测高频的时钟脉冲信号CLOCK和低频的时钟脉冲信号CLOCK，而不需要分别设置监测高频的时钟脉冲信号和低频的时钟脉冲信号的电子元件，从而降低制造成本及使安全芯片可设计的面积增加。总括而言，本发明的时钟脉冲频率攻击检测系统，具有如上述的优点，同时满足监测高频和低频的时钟脉冲信号的需求。
以上所述仅为举例性，而非为限制性者。任何未脱离本发明的精神与范畴，而对其进行的等效修改或变更，均应包含于权利要求中。

Claims (10)

1.一种时钟脉冲频率攻击检测系统，适用于一安全芯片，其特征在于，包括：
一逻辑门，接收该安全芯片的一时钟脉冲信号，并检测该时钟脉冲信号的转态边缘而产生一计数起始信号及一计数终止信号；
一环形时间数字转换器，连接于该逻辑门，该环形时间数字转换器包含环形串接的多个延迟电路，该环形时间数字转换器接收该计数起始信号，并使其在该多个延迟电路中环绕而产生多个延迟信号；
一计数器，连接该逻辑门及该环形时间数字转换器，并接收该计数终止信号及该多个延迟信号，该计数器对该多个延迟信号进行计数，直至接收到该计数终止信号为止，以取得一当前计数值；
一暂存器，连接该逻辑门及该计数器，该暂存器存储一先前计数值，且当该暂存器接收到该计数终止信号时，该暂存器输出该先前计数值，并以该当前计数值取代该先前计数值而加以存储；以及
一比较器，连接该暂存器及该计数器，以接收该先前计数值及该当前计数值，并计算该先前计数值及该当前计数值的一数值差，而与该比较器存储一预设范围值相比较而产生一比较结果。
2.如权利要求1所述的时钟脉冲频率攻击检测系统，其特征在于，该比较器包括一存储器，该存储器存储该预设范围值。
3.如权利要求1所述的时钟脉冲频率攻击检测系统，其特征在于，该环形时间数字转换器更包括一与非门，该多个延迟电路为多个非门并与该与非门串接。
4.如权利要求1所述的时钟脉冲频率攻击检测系统，其特征在于，当该数值差落于该预设范围值内，该安全芯片的微处理器判断该时钟脉冲信号正常；当该数值差落于该预设范围值外，该安全芯片的微处理器判断该时钟脉冲信号异常。
5.如权利要求1所述的时钟脉冲频率攻击检测系统，其特征在于，当该逻辑门检测到该时钟脉冲信号的一上升边缘时，则产生该计数起始信号；当该逻辑门检测到该时钟脉冲信号的一下降边缘时，则产生该计数终止信号。
6.一种时钟脉冲频率攻击检测系统，适用于一安全芯片，其特征在于，包括：
一逻辑门，接收该安全芯片的一时钟脉冲信号，并检测该时钟脉冲信号的转态边缘而产生一第一起始信号、一第二起始信号以及一载入信号；
一环形时间数字转换器，连接于该逻辑门，该环形时间数字转换器包含一内圈电路、一外圈电路以及一优先权比较器，该内圈电路和该外圈电路分别包含环形串接的多个延迟电路，该环形时间数字转换器接收该第一起始信号和该第二起始信号，而该第二起始信号在该内圈电路的该多个延迟电路环绕而产生多个第二起始延迟信号，该第一起始信号在该外圈电路的该多个延迟电路环绕而产生多个第一起始延迟信号，使该多个第二起始延迟信号追上该多个第一起始延迟信号，该优先权比较器连接该内圈电路和该外圈电路，以产生一计数终止信号；
一外圈计数器，连接该环形时间数字转换器，并接收该多个第一起始延迟信号和该多个第二起始延迟信号，该外圈计数器根据该第一起始信号于该第二起始信号输入前环绕于该外圈电路的一第一圈数，以取得一第一计数值；
一内圈计数器，连接该环形时间数字转换器，并接收该多个第二起始延迟信号和该多个第一起始延迟信号，该内圈计数器根据该多个第二起始延迟信号追上该多个第一起始延迟信号所需环绕该内圈电路的一第二圈数，以取得一第二计数值；
一外圈暂存器，连接该外圈计数器及该优先权比较器，该外圈暂存器存储有一第一先前计数值，且当该外圈暂存器接收到该计数终止信号时，该外圈暂存器输出该第一先前计数值，并以该第一计数值取代该第一先前计数值而加以存储；
一内圈暂存器，连接该内圈计数器及该优先权比较器，该内圈暂存器存储一第二先前计数值，且当该内圈暂存器接收到该计数终止信号时，该内圈暂存器输出该第二先前计数值，并以该第二计数值取代该第二先前计数值而加以存储；以及
一比较器，连接该内圈计数器、该外圈计数器、该外圈暂存器以及该内圈暂存器，以接收该第一先前计数值、该第二先前计数值、该第一计数值以及该第二计数值，并计算该第一计数值和该第二计数值与该第一先前计数值和该第二先前计数值的一数值差，而与该比较器存储一预设范围值相比较而产生一比较结果。
7.如权利要求6所述的时钟脉冲频率攻击检测系统，其特征在于，该比较器包括一存储器，该存储器存储该预设范围值。
8.如权利要求6所述的时钟脉冲频率攻击检测系统，其特征在于，该内圈电路及该外圈电路更各包括一与非门，该内圈电路及该外圈电路的该多个延迟电路分别为多个非门并与各该与非门串接。
9.如权利要求6项所述的时钟脉冲频率攻击检测系统，其特征在于，当该数值差落于该预设范围值内，该安全芯片的微处理器判断该时钟脉冲信号正常；该数值差落于该预设范围值外，该安全芯片的微处理器判断该时钟脉冲信号异常。
10.如权利要求6所述的时钟脉冲频率攻击检测系统，其特征在于，更包括一延迟器及一异或门，该延迟器连接该优先权比较器以接收及延迟该计数终止信号；该异或门连接该优先权比较器、该延迟器及该比较器，并比较该计数终止信号和延迟后该计数终止信号，以产生及发送一启动信号至该比较器。
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