KR100949856B1

KR100949856B1 - 입력되는 직렬 배열 시퀀스의 레이트 검증

Info

Publication number: KR100949856B1
Application number: KR1020067013081A
Authority: KR
Inventors: 빈센트 이. 본 보컨; 세그 베드와니
Original assignee: 인텔 코오퍼레이션
Priority date: 2003-12-30
Filing date: 2004-12-23
Publication date: 2010-03-25
Also published as: JP2007517327A; US8595536B2; CN1902617A; CN100595745C; US20050146804A1; US7934112B2; TW200530836A; DE112004002389T5; TWI282059B; JP4630288B2; WO2005064483A1; KR20060107567A; US20110141605A1; DE112004002389B4

Abstract

입력되는 직렬 배열 시퀀스의 레이트 검증을 위한 기술은 입력되는 직렬 스트림의 수신을 포함한다. 그 다음에, 입력되는 직렬 스트렘 내에 배열 시퀀스가 확인되는지에 대한 판단이 이루어진다. 배열 시퀀스가 확인되면, 소정의 횟수의 클럭 주기 동안 적절한 수의 배열 프리미티브가 수신되는지를 판단하는 점검이 이루어진다. 수신된 배열 프리미티브의 수가 소정의 수와 일치하면, 레이트가 검증된 배열 검출 신호가 어서트된다.

레이트 검증, 배열 검출 신호, 직렬 스트림

Description

입력되는 직렬 배열 시퀀스의 레이트 검증{RATE VERIFICATION OF AN INCOMING SERIAL ALIGNMENT SEQUENCE}

본 발명은 반도체 장치의 분야에 관련된 것이다. 더 상세하게는, 본 발명은 직렬 전송 배열의 분야에 관련된 것이다.

현재의 컴퓨터 시스템에 있어서, 몇몇 컴퓨터 시스템 구성요소 상호접속 프로토콜은, 동기화를 이루고 유지하는 기술을 제공한다. 이와 같은 프로토콜 중 하나는 직렬 ATA 프로토콜(2001년 6월 28일 출시된 직렬 ATA 사양 rev. 1.0)이다. 이와 같은 프로토콜은 디스크 컨트롤러 및 디스크 드라이브와 같이 두개의 장치 간에 통신이 가능하도록 한다. 직렬 ATA 사양은 차동 쌍 시그널링(differential pair signaling)을 사용하는 직렬 상호접속을 제공한다. 직렬 ATA 사양은 배열 프리미티브(primitive)의 주기적인 전송을 더 제공한다. 배열 프리미티브는, 상호접속에 연결된 장치에 의해 확인되는 소정의 길이의 비트의 소정의 패턴이다. 배열 프리미티브는, 동기화를 상실한 장치가 비트 경계(bit-boundary) 배열을 회복할 수 있도록 한다.

직렬 ATA 사양에 제공되는 배열 방법은, 인터페이스를 통한 ALIGN 프리미티브의 이동과 관련된다. ALIGN 프리미티브는 4바이트의 시퀀스이다. 프리미티브의 제1 바이트는 인코딩된 K28.5 문자(rd+:110000 0101l rd-: 001111 1010)이다. 수신 장치는 입력되는 ALIGN 프리미티브의 제1 문자와 예상되는 K28.5 문자를 비교한다. 만약 일치될 경우, 수신 장치는 동기화된 것으로 가정된다.

전술한 방법은 예상과 다른 레이트로 송신되는 ALIGN 프리미티브가 오검출(false detection)되거나, 상호접속 와이어 상의 노이즈를 유효한 ALIGN 프리미티브로서 오역(false interpretation)하는 일이 발생하기가 쉽다.

본 발명은 아래에 주어진 상세한 설명과 본 발명의 실시예들의 첨부된 도면으로부터 더 완전히 이해될 것이지만, 본 발명은, 특정 실시예에 제한되어서는 안되며, 상기 실시예는 설명과 이해만을 위한 것이다.

도 1은 디스크 드라이브에 연결된 직렬 인터페이스 컨트롤러를 포함하는 컴퓨터 시스템의 일실시예의 블록도.

도 2는 시프트 레지스터(shift register), 점검 로직 장치, 및 상태 머신을 포함하며, 입력되는 직렬 배열 시퀀스의 레이트 검증(rate verification)을 행하는 장치의 일실시예의 블록도.

도 3a는 시프트 레지스터의 블록도.

도 3b는 점검 로직 유닛의 블록도.

도 4는 상태 머신의 도면.

도 5는 입력되는 직렬 배열 시퀀스의 레이트 검증을 위한 방법의 일실시예의 흐름도.

도 1은 디스크 드라이브(150)에 연결된 직렬 인터페이스 컨트롤러(200)를 포함하는 컴퓨터 시스템(100)의 일실시예의 블록도이다. 직렬 인터페이스 컨트롤러(200)는, 주변 버스(145)에도 연결된 입/출력 허브(140)에 포함된다.

컴퓨터 시스템(100)은, 허브 상호접속(125)을 경유하여 입/출력 허브(140)에 연결된 시스템 로직 장치(120)도 포함한다. 시스템 로직 장치(120)는 프로세서(110)에 연결되며, 시스템 메모리(130)에도 연결된다.

직렬 인터페이스 컨트롤러(200)는 상호접속(147)을 경유하여 디스크 드라이브(150)에 연결된다. 이와 같은 실시예에서, 상호접속(147)은 직렬 ATA 사양에 따라서 구현된다. 다른 상호접속 구현을 사용하는 다른 실시예도 가능하다. 이와 같은 실시예에서, 상호접속(147)은, 컨트롤러(200)에서 디스크 드라이브(150)로 데이터를 전송하는 하나의 차동 쌍(differntial pair)의 신호와, 디스크 드라이브(150)에서 컨트롤러(200)로 데이터를 전송하는 다른 차동 쌍의 신호를 포함한다.

주기적으로, 직렬 상호접속 컨트롤러(200)는 상호접속(147)을 통해 배열 시퀀스(align sequence)를 수신한다. 배열 시퀀스는 일련의 배열 프리미티브(primitive)를 포함한다. 상기 실시예에서, 배열 프리미티브는, 인코딩된 K28.5 문자를 포함하는 제1 바이트가 있는 4바이트의 시퀀스이다.

도 2는 시프트 레지스터(shift register), 점검 로직, 및 상태 머신을 포함하며, 입력되는 직렬 배열 시퀀스의 레이트 검증을 행하는 장치의 일실시예의 블록도이다. 도 2의 실시예는 도 1에 도시된 컨트롤러(200)와 같은 직렬 상호접속 컨트롤러 내에서 구현될 수 있다. 데이터 복원 회로/아날로그 프론트 엔드(AFE)(210)는 직렬 ATA의 차동 쌍(147)을 통해 입력 스트림을 수신한다. K28.5 문자가 입력 스트림과 함께 들어오는 것으로 확인될 때에는 언제나, 장치(210)는 레이트가 검증되지 않은(non-rate verified) 배열 검출 신호(215)를 어서트(assert)한다. 레이트가 검증되지 않은 배열 검출 신호(215)는, 시프트 레지스터 및 점검 로직 장치(300)와 상태 머신(400)에서 수신된다. 장치(300 및 400)는 도 3a, 3b, 및 4와 관련하여 아래에서 설명된다.

장치(300 및 400)는 입력되는 배열 프리미티브가 목표 레이트로 수신되고 있는지를 함께 판단한다. 입력되는 배열 프리미티브의 레이트가 목표 레이트와 일치한다면, 레이트가 검증된 배열 검출 신호(225)가 어서트되고 직렬 상호접속 컨트롤러(200)의 코어 로직으로 전송된다. 레이트가 검증된 배열 검출 신호(225)의 한가지 용도는, 직렬 상호접속(147)을 위한 직렬 ATA 사양에 따라 레이트를 조정하는 것이다. 직렬 상호접속 컨트롤러(200)는, 입력되는 직렬 스트림이 목표 레이트 또는 다른 레이트로 수신되고 있는지를 확인하기 위해, 레이트가 검증된 배열 검출 신호를 사용할 수 있다.

도 3a는 장치(300)의 시프트 레지스터의 일실시예의 블록도이다. 레이트가 검증되지 않은 배열 검출 신호(215)가 플립플롭(flip-flop; 310)에서 수신된다. 플립플롭(310)은 목표 클럭 레이트로 클럭된다. 플립플롭(310)의 출력은 최종 배열 검출 신호 0{Last Align Detect Signal 0(LasdAD[0])}으로 표시된다. 플립플롭(310)의 출력은 플립플롭(312)으로 전송된다. 플립플롭(312)도 목표 레이트로 클럭된다. 플립플롭(312)의 출력은 LastAD[1]로 표시되며 플립플롭(314)으로 전송된다. 플립플롭(314)도 목표 레이트로 클럭된다. 플립플롭(314)의 출력은 LastAD[2]로 표시되며, 플립플롭(316)으로 전송된다. 플립플롭(316)도 목표 레이트로 클럭된다. 플립플롭(316)의 출력은 LastAD[3]으로 표시된다.

도 3b는 장치(300)의 점검 로직 장치의 블록도이다. NOR 게이트(320)는 그 입력부에서 LastAD[3:0]을 수신한다. OR 게이트(322)는 그 입력부에서 LastAD[3:1]을 수신한다. OR 게이트(322)의 출력값은, 신호 LastAD[0]와 함께 AND 게이트(324)의 입력부로 전송된다. NOR 게이트(320)와 AND 게이트(324)의 출력값은 OR 게이트(326)에서 수신된다.

레이트가 검증되지 않은 배열 검출 신호(215)의 마지막 네 개의 샘플들 중에, LastAD[3:0] 신호들 중 어느 것도 배열 프리미티브를 수신했음을 나타내지 않으면, NOR 게이트(320)의 출력값이 어서트되며(논리상으로 "1"), 이는 배열 시퀀스가 목표 주파수에서 확인되지 않았음을 나타낸다.

4바이트의 시퀀스에 샘플링된 K28.5 문자가 두 개 이상 있다면, AND 게이트(324)의 출력값이 어서트된다. NOR 게이트(320)의 출력값 또는 AND 게이트(324)의 출력값이 어서트되면, 비배열검출 신호(non-align detected signal; 327)가 어서트된다.

도 4는 상태 머신(400)의 도면이다. 상태 머신(400)은 본질적으로, 소정의 수의 배열 검출을 탐색하고, 도 3b와 관련하여 전술한 실격(disqualifying) 이벤트들 중 하나{어서트된 비배열검출 신호(327)}를 임의의 시간에 리셋하는 카운터(counter)이다. 수신확인(acknowledge) 신호가 직렬 상호접속 컨트롤러(200) 코어 로직으로부터 돌아올 때까지, 최종 상태는 레이트가 검증된 배열 검출 신호(225)가 어서트된 상태를 유지한다.

어서트된 리셋 신호(401)를 수신하면, 상태 머신은 유휴 상태(idle state)(410)에서 시작한다. 레이트가 검증되지 않은 배열 검출 신호(215)를 어서트함으로써, 상태 머신이 제1 배열 상태에 들어간다. 비배열검출 신호(327)를 어서트함으로써, 상태 머신이 유휴 상태(410)으로 돌아가며, 비배열검출 신호(327)가 어서트되지 않으면, 레이트가 검증되지 않은 배열 검출 신호(215)가 어서트되지 않음으로 인해, 상태 머신은 제2 배열 상태로 들어간다. 논얼라인검출 신호(327)를 어서트함으로써, 상태 머신이 유휴 상태(410)로 돌아가며, 비배열검출 신호(327)가 어서트되지 않으면, 레이트가 검증되지 않은 배열 검출 신호(215)를 어서트함으로써, 상태 머신이 제3 배열 상태로 들어간다. 비배열검출 신호(327)를 어서트함으로써, 상태 머신은 유휴 상태(410)로 돌아가며, 비배열검출 신호(327)가 어서트되지 않으면, 레이트가 검증되지 않은 검출 신호(215)를 어서트함으로써, 상태 머신이 제4 배열 상태로 들어간다. 비배열검출 신호(327)를 어서트함으로써, 상태 머신은 유휴 상태(410)로 돌아가며, 비배열검출 신호(327)가 어서트되지 않으면, 레이트가 검증되지 않은 검출 신호(215)를 어서트함으로써, 상태 머신이 제5 배열 상태로 들어간다. 비배열검출 신호(327)를 어서트함으로써, 상태 머신은 유휴 상태(410)로 돌아가며, 비배열검출 신호(327)가 어서트되지 않으면, 레이트가 검증되지 않은 검출 신호(215)를 어서트함으로써, 상태 머신이 제6 배열 상태로 들어간다. 비배열검출 신호(327)를 어서트함으로써, 상태 머신은 유휴 상태(410)로 돌아가며, 비배열검출 신호(327)가 어서트되지 않으면, 레이트가 검증되지 않은 검출 신호(215)를 어서트함으로써, 상태 머신이 제7 배열 상태로 들어간다. 비배열검출 신호(327)를 어서트함으로써, 상태 머신은 유휴 상태(410)로 돌아가며, 비배열검출 신호(327)가 어서트되지 않으면, 레이트가 검증되지 않은 검출 신호(215)를 어서트함으로써, 상태 머신이 배열 검출 어서트 상태(420)로 들어간다. 상태(420)에서, 레이트가 검증된 배열 검출 신호가 코어 로직으로 어서트된다. 코어 로직으로부터 수신확인 신호(411)가 돌아올 때까지, 상태 머신은 상태(420)를 유지한다. 그 다음에, 상태 머신은 유휴 상태(410)로 돌아가서 과정을 반복한다.

상태 머신(400)은 레이트가 검증되지 않은 배열 검출 신호(218)를 8번 어서트 하는 것을 포함하지만, 다른 실시예에서는 다른 횟수를 사용할 수 있다. 적절한 횟수는, 목표 레이트로 배열 시퀀스의 서명(signature) 내에 오류(error)를 유발할 수 있는 변수들의 함수일 수 있다.

도 5는 입력되는 직렬 배열 시퀀스의 레이트 검증을 위한 방법의 일실시예의 흐름도이다. 블록(510)에서, 입력되는 직렬 스트림이 수신된다. 그 다음에, 블록(520)에서, 입력되는 직렬 스트림 내에 배열 시퀀스가 확인되는지를 판단한다. 배열 시퀀스가 확인되면, 프로세싱은 블록(530)으로 진행한다. 블록(530)에서, 소정의 개수의 클럭 주기 중에 적절한 수의 배열 프리미티브가 수신되었는지를 판단하기 위해, 점검이 이루어진다. 블록(540 및 550)은, 수신된 배열 프리미티브의 수가 소정의 수와 일치할 경우, 레이트가 검증된 배열 검출 신호가 어서트되는 것을 나타낸다.

전술한 명세서에서, 본 발명은 그에 관한 특정한 실시예를 참조하여 설명되었다. 그러나, 첨부된 특허청구범위에서 설명된 바와 같은 본 발명의 폭넓은 사상 및 범위를 벗어나지 않고, 다양한 응용과 변형이 이루어질 수 있음은 명백할 것이다. 따라서, 본 명세서 및 도면은 한정적인 의미가 아닌 설명적인 것으로 간주되어야 한다.

본 명세서에서 "한 실시예", "일실시예", "몇몇 실시예" 또는 "다른 실시예"를 참조하는 것은, 상기 실시예와 관련하여 설명된 특별한 특징, 구조 또는 특성이 적어도 몇몇 실시예에 포함되지만, 본 발명의 모든 실시예에 필수적으로 포함되는 것은 아님을 의미한다. "한 실시예", "일실시예" 또는 "몇몇 실시예"의 다양한 태양은, 필수적으로 모두 동일한 실시예를 참조하는 것은 아니다.

Claims

레이트를 검증하기 위한 장치로서,

레이트가 검증되지 않은 배열 검출 신호(non-rate verified align detect signal)를 직렬 상호접속을 통해 수신하는 입력부;

소정의 개수의 클럭 주기들 동안, 입력되는 배열 프리미티브들(incoming align primitives)이 목표 클럭 레이트로 수신되는지를 판단하는 레이트 검증 유닛; 및

레이트가 검증된 배열 검출 신호(rate verified align detect signal)를 상기 장치의 코어 로직에 전송하는 출력부

를 포함하고,

상기 레이트 검증 유닛은 상기 목표 클럭 레이트로 클럭되는 시프트 레지스터(shift register)를 포함하고,

상기 시프트 레지스터는, 레이트가 검증되지 않은 배열 검출 신호를 수신하고 제1 최종 배열 검출 신호(Last Align Detect signal)를 출력하는 제1 플립플롭(flip flop)을 포함하는 장치.
삭제
제1항에 있어서, 상기 레이트 검증 유닛은 점검 로직 유닛을 더 포함하는 장치.
제3항에 있어서, 상기 레이트 검증 유닛은 상태 머신을 더 포함하는 장치.
삭제
제1항에 있어서, 상기 시프트 레지스터는 제2, 제3, 및 제4 플립플롭을 더 포함하고, 상기 제2 플립플롭은 상기 제1 최종 배열 검출 신호를 수신하고 제2 최종 배열 검출 신호를 출력하며, 상기 제3 플립플롭은 상기 제2 최종 배열 검출 신호를 수신하고 제3 최종 배열 검출 신호를 출력하고, 상기 제4 플립플롭은 상기 제3 최종 배열 검출 신호를 수신하고 제4 최종 배열 검출 신호를 출력하는 장치.
제6항에 있어서, 상기 레이트 검증 유닛은 점검 로직 유닛을 더 포함하고, 상기 점검 로직 유닛은 상기 시프트 레지스터로부터 상기 제1, 제2, 제3, 및 제4 최종 배열 검출 신호들을 수신하며, 상기 제1, 제2, 제3, 및 제4 최종 배열 검출 신호들의 값들이 각각 영이면, 상기 점검 로직 유닛이 비배열 검출 신호(non-align detected signal)를 어서트(assert)하는 장치.
제7항에 있어서, 상기 점검 로직 유닛은, 또한, 4바이트 시퀀스 내에 둘 이상의 K28.5 문자들이 샘플링되면 상기 비배열 검출 신호를 어서트하는 장치.
제7항에 있어서, 상기 레이트 검증 유닛은 상태 머신을 더 포함하고, 상기 상태 머신은 n개까지 배열 검출을 카운트(count)하며, 상기 카운트는, 상기 레이트가 검증되지 않은 배열 검출 신호가 어서트될 때마다 증가하고, 상기 카운트는, 상기 비배열 검출 신호가 어서트될 때마다 리셋(reset)되는 장치.
제9항에 있어서, 상기 상태 머신은 상기 레이트가 검증된 배열 검출 신호가 어서트되도록 야기하는 장치.
제10항에 있어서, 상기 상태 머신은, 수신확인 신호가 수신될 때까지 상기 레이트가 검증된 배열 검출 신호가 계속 어서트되도록 유지하는 장치.
레이트를 검증하기 위한 시스템으로서,

직렬 ATA 사양에 따라 구현된 직렬 상호접속 호스트 컨트롤러; 및

직렬 상호접속을 통해 상기 직렬 상호접속 호스트 컨트롤러에 연결되는 시스템 컴포넌트

를 포함하며,

상기 직렬 상호접속 호스트 컨트롤러는,

직렬 상호접속을 통해 입력되는 직렬 입력 스트림을 수신하고 레이트가 검증되지 않은 배열 검출 신호를 출력하는 데이터 복원 회로; 및

소정의 개수의 클럭 주기들 동안 입력되는 배열 프리미티브들이 목표 클럭 레이트로 수신되는지를 판단하고, 레이트가 검증된 배열 검출 신호를 상기 직렬 상호접속 호스트 컨트롤러의 코어 로직에 전송하는 레이트 검증 유닛

를 포함하는 시스템.
삭제
제12항에 있어서, 상기 시스템 컴포넌트는 대용량 저장 디바이스인 시스템.
제14항에 있어서, 상기 레이트 검증 유닛은 목표 클럭 레이트로 클럭되는 시프트 레지스터를 포함하는 시스템.
제15항에 있어서, 상기 레이트 검증 유닛은 점검 로직 유닛을 더 포함하는 시스템.
제16항에 있어서, 상기 레이트 검증 유닛은 상태 머신을 더 포함하는 시스템.
레이트를 검증하기 위한 방법으로서,

직렬 입력 스트림을 직렬 상호접속을 통해 수신하는 단계;

상기 직렬 입력 스트림에서 배열 시퀀스를 검출하는 단계;

소정의 개수의 클럭 주기들 동안 입력되는 배열 프리미티브들이 목표 클럭 레이트로 수신되는지를 레이트 검증 유닛에서 판단하는 단계 - 상기 레이트 검증 유닛은 상기 목표 클럭 레이트로 클럭되는 시프트 레지스터(shift register)를 포함하고, 상기 시프트 레지스터는, 레이트가 검증되지 않은 배열 검출 신호를 수신하고 제1 최종 배열 검출 신호를 출력하는 제1 플립플롭을 포함함 -; 및

레이트가 검증된 배열 검출 신호를 생성하는 단계

를 포함하는 방법.
제18항에 있어서, 소정의 개수의 클럭 주기들 동안 입력되는 배열 프리미티브들이 목표 클럭 레이트로 수신되는지를 판단하는 단계는, 상기 목표 클럭 레이트에 따른 클럭 주기들을 사용하는 단계를 포함하는 방법.
제18항에 있어서, 상기 배열 프리미티브들이 목표 레이트로 수신되고 있는지를 판단하는 단계를 더 포함하는 방법.