CN1902617A - 输入串行调准序列的速率验证 - Google Patents

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Abstract

用于输入串行调准序列速率验证的技术包括接收输入串行流。然后确定在输入串行流中是否识别出调准序列。当识别出调准序列时，进行检查以确定在预定数量的时钟周期期间是否接收到适当数量的调准基元。如果所接收的调准基元数与预定数相匹配，则速率验证调准检测信号被断言。

Description

输入串行调准序列的速率验证
技术领域
本发明涉及半导体器件领域。更具体地说，本发明涉及串行传输调准(align)领域。
背景技术
在当今的计算机系统中，一些计算机系统部件互连协议提供了建立和维持同步的技术。一个这种协议是串行ATA协议(2001年6月28日发布的“串行ATA规范”rev.1.0)。该协议允许在两个装置例如盘控制器和盘驱动器之间通信。串行ATA规范提供了使用差分对信今的串行互连。串行ATA规范还提供了调准基元(primitive)的定期传输。调准基元是预定长度的预定位模式，其由连接到该互连的装置加以识别。调准基元允许已失去同步的装置恢复位边界调准。
在串行ATA规范中提供的调准方法涉及在接口上传送ALIGN基元。ALIGN基元是一个四字节序列。基元的第一字节是编码的K28.5字符(rd+：110000 0101；rd-：001111 1010)。接收装置将输入的ALIGN基元的第一字符和预期的K28.5字符进行比较。如果相匹配，则接收装置被认为是同步的。
上述方法容易受到错误检测以不同于所预期的速率发送的ALIGN基元，或将互连线上的噪声错误解释为有效的ALIGN基元。
附图说明
从本发明实施例的附图和以下详细说明中，可以更充分地理解本发明，但附图和说明不应被认为是将本发明限制在所述的具体实施例，它们仅用于解释和理解。
图1示出计算机系统一个实施例的框图，它包括连接到盘驱动器的串行接口控制器。
图2示出用于输入串行调准序列速率验证的设备的一个实施例框图，包括移位寄存器、检查逻辑单元以及状态机。
图3a示出移位寄存器的框图。
图3b示出检查逻辑单元的框图。
图4示出状态机图。
图5示出用于输入串行调准序列速率验证的方法一个实施例的流程图。
具体实施方式
图1示出计算机系统100一个实施例的框图，它包括连接到盘驱动器150的串行接口控制器200。串行接口控制器200包含在输入/输出集线器140中，集线器140也连接到外围总线145。
计算机系统100还包括系统逻辑装置120，它通过集线器互连125连接到输入/输出集线器140。系统逻辑装置120连接到处理器110，并还连接到系统存储器130。
串行接口控制器200通过互连147连接到盘驱动器150。在此实例实施例中，互连147根据串行ATA规范实现。也可以有使用其它互连实现方案的其它实施例。在此实例实施例中，互连147包括从控制器200传送数据到盘驱动器150的一差分对信号，以及从盘驱动器150传送数据到控制器200的另一差分对信号。
串行接口控制器200定期接收互连147上的调准序列。调准序列包括一系列调准基元。在此实施例中，调准基元是一个四字节序列，其第一字节包括编码的K28.5字符。
图2示出用于输入串行调准序列速率验证的设备的一个实施例框图，该设备包括移位寄存器、检查逻辑以及状态机。图2的实施例可以在串行互连控制器例如图1所示的控制器200中实现。数据恢复电路/模拟前端(AFE)210接收在串行ATA差分对147上的输入流。每当识别出K28.5字符和输入流一起输入时，单元210就断言(assert)一个非速率验证调准检测信号215。非速率验证调准检测信号215在移位寄存器和检查逻辑单元300以及状态机400处被接收。以下结合图3a、图3b和图4说明单元300和400。
单元300和400一起确定输入的调准基元是否以目标速率被接收。如果输入调准基元的速率与目标速率相匹配，则速率验证调准检测信号225被断言，并被传送到串行互连控制器200的核心逻辑。速率验证调准检测信号225的一个用途是用于串行互连147的符合串行ATA规范的速度协商。串行互连控制器200可使用速率验证调准检测信号来了解输入串行流是否正以目标速率或某个其它速率被接收。
图3a示出单元300的移位寄存器的一个实施例框图。非速率验证调准检测信号215在触发器310处被接收。触发器310以目标时钟速率计时。触发器310的输出表示为最后调准检测信号0(LastAD[0])。触发器310的输出被传送到触发器312。触发器312也以目标速率计时。触发器312的输出表示为LastAD[1]，并被传送到触发器314。触发器314也以目标速率计时。触发器314的输出表示为LastAD[2]，并被传送到触发器316。触发器316也以目标速率计时。触发器316的输出表示为LastAD[3]。
图3b示出单元300的检查逻辑单元的框图。“或非”门320在其输入端接收LastAD[3:0]。“或”门322在其输入端接收LastAD[3:1]。“或”门322的输出和信号LastAD[0]一起传送到“与”门324的输入端。“或非”门320和“与”门324的输出在“或”门326被接收。
如果没有LastAD[3:0]信号指示在非速率验证调准检测信号215的最后4个采样期间接收到调准基元，指示以目标频率未识别出调准序列，则“或非”门320的输出被断言(逻辑“1”)。
如果在4字节序列中有不止一个K28.5字符被采样，则“与”门324的输出被断言。如果“或非”门320的输出或“与”门324的输出中任一个被断言，则非调准检测信号327被断言。
图4示出状态机400的图。状态机400实质上是一个计数器，它寻找预定数量的调准检测，并一旦在结合图3b所述的不合格事件之一发生时(非调准检测信号327被断言)就复位。最终状态保持速率验证调准检测信号225被断言，直到从串行互连控制器200的核心逻辑返回确认信号为止。
接收到断言的复位信号410后，状态机在空闲状态410启动。断言非速率验证调准检测信号215使状态机进入调准1状态。断言非调准检测信号327使状态机回到空闲状态410，且如果没有断言非调准检测信号327，则断言非速率验证调准检测信号215使状态机进入调准2状态。断言非调准检测信号327使状态机回到空闲状态410，且如果没有断言非调准检测信号327，则断言非速率验证调准检测信号215使状态机进入调准3状态。断言非调准检测信号327使状态机回到空闲状态410，且如果没有断言非调准检测信号327，则断言非速率验证调准检测信号215使状态机进入调准4状态。断言非调准检测信号327使状态机回到空闲状态410，且如果没有断言非调准检测信号327，则断言非速率验证调准检测信号215使状态机进入调准5状态。断言非调准检测信号327使状态机回到空闲状态410，且如果没有断言非调准检测信号327，则断言非速率验证调准检测信号215使状态机进入调准6状态。断言非调准检测信号327使状态机回到空闲状态410，且如果没有断言非调准检测信号327，则断言非速率验证调准检测信号215使状态机进入调准7状态。断言非调准检测信号327使状态机回到空闲状态410，且如果没有断言非调准检测信号327，则断言非速率验证调准检测信号215使状态机进入断言调准检测状态420。是在状态420期间，速率验证调准检测信号被断言到核心逻辑。状态机保持在状态420，直到从核心逻辑返回确认信号411为止。状态机然后返回到空闲状态410，且该过程反复进行。
虽然状态机400包括对非速率验证调准检测信号215的8次断言计数，也可以有使用其它数计数的实施例。适当的计数数可以是在目标速率的调准序列的特征标记中会引入误差的因素的函数。
图5示出用于输入串行调准序列速率验证的方法的一个实施例流程图。在框510，接收输入串行流。然后，在框520，确定在输入串行流中是否识别出调准序列。在识别出调准序列时，则处理进到框530。在框530，进行检查以确定在预定数量的时钟周期期间是否接收到适当数量的调准基元。框540和550指示，如果所接收的调准基元数与预定数相匹配，则速率验证调准检测信号被断言。
在上述说明书中，参阅本发明的具体示范实施例对本发明作了说明。但显然，在不背离所附权利要求书中所阐述的本发明的广义精神和范围的前提下，可以对其作出各种修改和改变。因此，说明书和附图应认为是说明性的，而非限制性的。
在说明书中提到“一个实施例”、“一些实施例”或“其它实施例”是指结合这些实施例所说明的一个特定特性、结构或特征至少包含在本发明的一些实施例中，但不一定是全部实施例。“一个实施例”或“一些实施例”的各种出现不一定都指相同的实施例。

Claims (20)

1.一种设备，包括：
输入端，它接收非速率验证调准检测信号；
速率验证单元，它确定在预定数量的时钟周期期间是否接收到适当数量的调准基元；以及
输出端，它传送速率验证调准检测信号。
2.如权利要求1所述的设备，所述速率验证单元包括以目标时钟速率计时的移位寄存器。
3.如权利要求2所述的设备，所述速率验证单元还包括检查逻辑单元。
4.如权利要求3所述的设备，所述速率验证单元还包括状态机。
5.如权利要求2所述的设备，所述移位寄存器包括第一触发器，以接收非速率验证调准检测信号并输出第一最后调准检测信号。
6.如权利要求5所述的设备，所述移位寄存器还包括第二、第三和第四触发器，第二触发器接收第一最后调准检测信号并输出第二最后调准检测信号，第三触发器接收第二最后调准检测信号并输出第三最后调准检测信号，且第四触发器接收第三最后调准检测信号并输出第四最后调准检测信号。
7.如权利要求6所述的设备，所述检查逻辑单元接收来自所述移位寄存器的第一、第二、第三和第四最后调准检测信号，如果第一、第二、第三和第四最后调准检测信号的值每个都是零，则所述检查逻辑断言非调准检测信号。
8.如权利要求7所述的设备，如果在4字节序列中对不止一个K28.5字符进行采样，则所述检查逻辑也断言所述非调准检测信号。
9.如权利要求7所述的设备，所述状态机计数到n次调准检测，每当所述非速率验证调准检测信号被断言时所述计数增加，且每当所述非调准检测信号被断言时所述计数复位。
10.如权利要求9所述的设备，所述状态机使所述速率验证调准检测信号被断言。
11.如权利要求10所述的设备，所述状态机保持所述速率验证调准检测信号被断言，直到接收到确认信号为止。
12.一种系统，包括：
串行互连主机控制器，包括：
数据恢复电路，它输出非速率验证调准检测信号；
速率验证单元，它确定在预定数量的时钟周期期间是否接收到适当数量的调准基元，并传送速率验证调准检测信号；以及
系统部件，它通过串行互连连接到所述串行互连主机控制器。
13.如权利要求12所述的系统，其中所述串行互连根据串行ATA规范实现。
14.如权利要求13所述的系统，其中所述系统部件是海量存储装置。
15.如权利要求14所述的系统，所述速率验证单元包括以目标时钟速率计时的移位寄存器。
16.如权利要求15所述的系统，所述速率验证单元还包括检查逻辑单元。
17.如权利要求16所述的系统，所述速率验证单元还包括状态机。
18.一种方法，包括：
接收串行输入流；
检测调准序列；
确定在预定数量的时钟周期期间是否接收到适当数量的调准基元；以及
产生速率验证调准检测信号。
19.如权利要求18所述的方法，其中确定在预定数量的时钟周期期间是否接收到适当数量的调准基元包括使用与目标时钟速率一致的时钟周期。
20.如权利要求18所述的方法，还包括确定所述调准基元是否以目标速率被接收。
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