JP2023044520A - 信号処理回路および受信装置 - Google Patents

Abstract

【課題】シンボルアラインにおける信号の遅延を抑制すること。【解決手段】シフトレジスタは、複数のシンボルを含むデータを転送するシリアルデータ信号を第１クロックに基づいて並列化する。第１回路は、第１数のビットの幅を有するパラレルデータ信号を転送するためのクロック信号である第２クロックを第１クロックに基づいて生成する。第１のフリップフロップ群は、シフトレジスタによって並列化されたシリアルデータ信号から第１数のビットのデータを第２クロックに基づいて順次取り込む。そして、第１のフリップフロップ群は、順次取り込んだ第１数のビットのデータをパラレルデータ信号として出力する。第２回路は、第１のフリップフロップ群が複数のシンボルの各シンボルの先頭のビットデータを先頭とする第１数のビットのデータを取り込むように、第１回路が生成する第２クロックの位相を調整する。【選択図】図３

Description

本実施形態は、信号処理回路および受信装置に関する。

ＰＣＩｅ（ＴＭ）などのシリアル通信規格が知られている。このようなシリアル通信規格に準拠した受信装置は、受信したシリアルデータ信号をパラレルデータ信号に変換する信号処理回路を有する。信号処理回路は、シリアルデータ信号をパラレルデータ信号に変換する際に、シリアルデータ信号として受信する各シンボルの先頭のビットデータをパラレルデータ信号のビット０の位置にアラインする、シンボルアラインを行う。

特許第６７４５２８９号公報

一つの実施形態は、シンボルアラインにおける信号の遅延を抑制した信号処理回路および受信装置を提供することを目的とする。

一つの実施形態によれば、信号処理回路は、シフトレジスタと、第１回路と、第１のフリップフロップ群と、第２回路と、を備える。シフトレジスタは、複数のシンボルを含むデータを転送するシリアルデータ信号を第１クロックに基づいて並列化する。第１クロックは、シリアルデータ信号を転送するためのクロック信号である。第１回路は、第１数のビットの幅を有するパラレルデータ信号を転送するためのクロック信号である第２クロックを第１クロックに基づいて生成する。第１のフリップフロップ群は、シフトレジスタによって並列化されたシリアルデータ信号から第１数のビットのデータを第２クロックに基づいて順次取り込む。そして、第１のフリップフロップ群は、順次取り込んだ第１数のビットのデータをパラレルデータ信号として出力する。第２回路は、第１のフリップフロップ群が複数のシンボルの各シンボルの先頭のビットデータを先頭とする第１数のビットのデータを取り込むように、第１回路が生成する第２クロックの位相を調整する。

第１の実施形態の受信装置が適用された情報処理システムの構成の一例を示す模式的な図。 第１の実施形態のメモリシステムが備える受信装置であるインタフェース装置の構成の一例を示す模式的な図。 第１の実施形態にかかる信号処理回路であるＰＨＹ回路が備える受信用電気回路、ＳＩＰＯ回路、およびアライナの詳細な回路構成の一例を示す模式的な図。 第１の実施形態にかかる位相シフト分周器の詳細な構成の一例を示す図。 第１の実施形態にかかる検出器の、シンボルアラインに関連する動作の一例を示すフローチャート。 第１の実施形態のアライナによってアラインされたパラレルデータ信号の具体例を説明するためのタイミングチャート。 第２の実施形態にかかる信号処理回路であるＰＨＹ回路が備える受信用電気回路、ＳＩＰＯ回路、およびアライナの詳細な回路構成の一例を示す模式的な図。 第２の実施形態にかかる位相シフト分周器の詳細な構成の一例を示す図。 第２の実施形態にかかるＦＳＭの状態遷移の一例を示す図。 第２の実施形態にかかる位相シフト分周器の定常状態での動作を説明するためのタイミングチャート。 位相シフト要求が発行されたときの第２の実施形態にかかる位相シフト分周器の動作を説明するためのタイミングチャート。 図１２は、第２の実施形態のアライナによってアラインされたパラレルデータ信号の具体例を説明するためのタイミングチャート。

実施形態の信号処理回路および受信装置は、シリアルデータ信号を受信できる任意の装置に適用可能である。ここでは一例として、ホストとメモリシステムとを備え、ホストとメモリシステムとはＰＣＩｅ（ＴＭ）の規格に準拠した通信が可能な情報処理システムについて説明する。以下に添付図面を参照して、実施形態にかかる信号処理回路および受信装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
図１は、第１の実施形態の受信装置が適用された情報処理システムの構成の一例を示す模式的な図である。情報処理システムは、メモリシステム１とホスト２と、を備える。メモリシステム１とホスト２とは、ＰＣＩｅ（ＴＭ）の規格に準拠したシリアル通信が可能なシリアルバス３で接続されている。なお、メモリシステム１とホスト２との通信の規格はＰＣＩｅ（ＴＭ）に限定されない。任意のシリアル通信規格が適用可能である。

シリアルバス３は、ホスト２からメモリシステム１にシリアルデータ信号を転送する第１通信路３－１と、メモリシステム１からホスト２にシリアルデータ信号を転送する第２通信路３－２と、の対を含む。第１通信路３－１および第２通信路３－２のそれぞれを転送されるシリアルデータ信号は、差動信号である。よって、第１通信路３－１および第２通信路３－２のそれぞれは、２本の信号線によって構成される。なお、第１通信路３－１と第２通信路３－２との対は、レーンとも称される。シリアルバス３は、レーンを２以上備えていてもよい。

メモリシステム１は、４つのメモリチップ１１と、コントローラ１０と、を備える。４つのメモリチップ１１は、２つのチャネル（ｃｈ．０およびｃｈ．１）を介してコントローラ１０に接続されている。各メモリチップ１１は、ＮＡＮＤ型のフラッシュメモリのメモリチップである。なお、メモリシステム１が備えるメモリチップの数およびチャネルの数は上記に限定されない。また、各メモリチップ１１は、ＮＡＮＤ型のフラッシュメモリのメモリチップに限定されない。

コントローラ１０は、ホスト２と４つのメモリチップ１１との間のデータ転送を行う。また、コントローラ１０は、４つのメモリチップ１１の管理を行う。コントローラ１０は、ホスト２に対してシリアルバス３を介したデータの転送を行うインタフェース装置１２を備える。インタフェース装置１２は、受信装置の一例である。

ホスト２は、例えばＣＰＵ（Central Processing Unit）などのプロセッサである。ホスト２は、メモリシステム１に対し、データの格納およびデータのリードを要求することができる。ホスト２は、メモリシステム１に対してシリアルバス３を介したデータの転送を行うインタフェース装置２０１を備える。

図２は、第１の実施形態のメモリシステム１が備えるインタフェース装置１２の構成の一例を示す模式的な図である。なお、ホスト２が備えるインタフェース装置２０１は、本図に示されるインタフェース装置１２と同様の構成を備え得る。

インタフェース装置１２は、リンクコントローラ１３と、ＰＨＹ回路１４と、を備える。ＰＨＹ回路１４は、信号処理回路の一例である。

リンクコントローラ１３は、トランザクション層回路１３１ｒ，１３１ｔ、データリンク層回路１３２ｒ，１３２ｔ、およびＭＡＣ（Media Access Controller）層回路１３３ｒ，１３３ｔを備える。ＰＨＹ回路１４は、ＰＣＳ（Physical Coding Sub-layer）回路１５ｒ，１５ｔおよびＰＭＡ（Physical Media Attachment）層回路１６ｒ，１６ｔを備える。

ＰＣＩｅ（ＴＭ）の規格に準拠する通信を実現する回路群は、その役割によって、上位側から、トランザクション層、データリンク層、および物理層の３つの層に分類される。トランザクション層のさらに上位には、ソフトウェア層が存在する。物理層を実現する回路群は、さらに、ＭＡＣ層、ＰＣＳ、およびＰＭＡ層の３つのサブレイヤに分類される。

インタフェース装置１２が備える回路群のうち、トランザクション層回路１３１ｒ，１３１ｔは、トランザクション層として機能する回路である。データリンク層回路１３２ｒ，１３２ｔは、データリンク層として機能する回路である。ＭＡＣ層回路１３３ｒ，１３３ｒは、物理層のうちのＭＡＣ層として機能する回路である。ＰＣＳ回路１５ｒ，１５ｔは、物理層のうちのＰＣＳとして機能する回路である。ＰＭＡ層回路１６ｒ，１６ｔは、物理層のうちのＰＭＡ層として機能する回路である。

インタフェース装置１２が備える回路群のうち、トランザクション層回路１３１ｒ、データリンク層回路１３２ｒ、ＭＡＣ層回路１３３ｒ、ＰＣＳ回路１５ｒ、およびＰＭＡ層回路１６ｒは、受信用の回路群４を構成する。インタフェース装置１２が備える回路群のうち、トランザクション層回路１３１ｔ、データリンク層回路１３２ｔ、ＭＡＣ層回路１３３ｔ、ＰＣＳ回路１５ｔ、およびＰＭＡ層回路１６ｔは、送信用の回路群５を構成する。

リンクコントローラ１３は、ソフトウェア層とＰＨＹ回路１４との間のデータ転送を実行する。

より具体的には、トランザクション層回路１３１ｔは、ソフトウェア層からの要求に応じてＴＬＰ（Transaction Layer Packet）を生成する。そして、ＴＬＰをデータリンク層回路１３２ｔに送信する。トランザクション層回路１３１ｒは、データリンク層回路１３２ｒから受信したデータを解析し、解析結果に応じて当該データをソフトウェア層に送信する。

データリンク層回路１３２ｔは、トランザクション層回路１３１ｔから受信したＴＬＰにシーケンスナンバーと誤り訂正符号とを付してＭＡＣ層回路１３３ｔに送信する。データリンク層回路１３２ｒは、ＭＡＣ層回路１３３ｒから受信したパケットのシーケンスナンバーと誤り訂正符号とを確認する。そして、データリンク層回路１３２ｒは、確認の結果に応じて受信完了の通知または再送信の要求を送信側に送信する。

ＭＡＣ層回路１３３ｒ，１３３ｔは、シリアルバス３を介した通信の状態の管理を行う。また、シリアルバス３が複数のレーンを備える場合には、ＭＡＣ層回路１３３ｒ，１３３ｔは、レーン間のデスキューなどを行う。

ＰＨＹ回路１４は、リンクコントローラ１３からデータをパラレルデータ信号として受信する。ＰＨＹ回路１４は、リンクコントローラ１３から受信したパラレルデータ信号をシリアルデータ信号に変換して通信相手に送信したり、通信相手から受信したシリアルデータ信号をパラレルデータ信号に変換してリンクコントローラ１３に送信したりする。以下、ＰＨＹ回路１４の個別の構成要素について説明する。

ＰＣＳ回路１５ｔは、エンコーダ１５１ｔを備える。ＰＣＳ回路１５ｔは、データリンク層回路１３２ｔからＭＡＣ層回路１３３ｔを介してデータを受信する。エンコーダ１５１ｔは、当該データに対して符号化を行う。なお、エンコーダ１５１ｔによる符号化の方式は、ＰＣＩｅ（ＴＭ）の世代によって異なり得る。ＰＣＳ回路１５ｔは、符号化後のデータをＰＭＡ層回路１６ｔに送信する。

ＰＭＡ層回路１６ｔは、ＰＩＳＯ（Parallel-In Serial-Out）回路１６１ｔと、送信用電気回路１６２ｔと、を備える。ＰＩＳＯ回路１６１ｔは、ＰＣＳ回路１５ｔから受信したデータをパラレルデータ信号からシリアルデータ信号に変換する。送信用電気回路１６２ｔは、シリアルデータ信号に変換されたデータを出力する。メモリシステム１とホスト２とが接続された状態において、シリアルデータ信号に変換されたデータは、第２通信路３－２を介してメモリシステム１からホスト２へ送信される。送信用電気回路１６２ｔは、例えば送信用のドライバ回路などを備える。

ＰＭＡ層回路１６ｒは、ＳＩＰＯ（Serial-In Parallel-Out）回路１６６ｒと、受信用電気回路１６７ｒと、を備える。メモリシステム１とホスト２とが接続された状態において、受信用電気回路１６７ｒは、第１通信路３－１を介してホスト２から受信したシリアルデータ信号を受信する。受信用電気回路１６７ｒは、例えばアンプ（図３のアンプ２１）などを備える。ＳＩＰＯ回路１６６ｒは、受信用電気回路１６７ｒが受信したシリアルデータ信号を並列化することによって、パラレルデータ信号に変換する。

ＰＣＳ回路１５ｒは、デコーダ１５６ｒと、エラスティックバッファ１５７ｒと、アライナ１５８ｒと、を備える。

アライナ１５８ｒは、ＳＩＰＯ回路１６６ｒによって生成されたパラレルデータ信号に対し、シンボルアラインを実行する。シンボルアラインは、シリアルデータ信号として受信した各シンボルの先頭のビットデータをパラレルデータ信号のビット０の位置にアラインする処理である。ビット０の位置とは、パラレルデータ信号として一度に転送される複数ビットのデータのうちの、並列化される前のシリアルデータ信号において最初に受信したビットデータを割り当てる位置である。

エラスティックバッファ１５７ｒは、シンボルアライン後のパラレルデータ信号に対し、周波数偏差の調整を行う。デコーダ１５６ｒは、シンボルアライン後、エラスティックバッファ１５７ｒで処理されたパラレルデータ信号に対し、復号を実行する。デコーダ１５６ｒによる復号の方式は、エンコーダ１５１ｔによる符号化の方式に対応する。ＰＣＳ回路１５ｒは、シンボルアラインされ、周波数偏差の調整が実行され、復号されたパラレルデータ信号をＭＡＣ層回路１３３ｒに送信する。

図３は、第１の実施形態にかかる受信用電気回路１６７ｒ、ＳＩＰＯ回路１６６ｒ、およびアライナ１５８ｒのさらに詳細な回路構成の一例を示す模式的な図である。

受信用電気回路１６７ｒは、アンプ２１と、フリップフロップＦＦ０と、ＣＤＲ（Clock Data Recovery）回路２２と、を備える。

アンプ２１は、差動信号を増幅する差動アンプである。アンプ２１は、差動信号として第１通信路３－１を転送されてきたシリアルデータ信号を増幅する。

ＣＤＲ回路２２は、増幅後のシリアルデータ信号からシリアルデータ信号のクロックを取得する。ＣＤＲ回路２２によって取得されたクロックを、ビットクロックと表記する。また、ビットクロックの１サイクルを、ビットサイクルと表記する。ビットサイクルは、時間軸で離接するビットクロックの２つの立ち上がりエッジの間の期間又は２つの立ち下りエッジの間の期間に対応する。ビットサイクルは、時間軸で離接するビットクロックの立ち上がりエッジと立ち下りエッジとの間の期間に対応してもよい。

ビットクロックは、フリップフロップＦＦ０およびＳＩＰＯ回路１６６ｒを駆動する。また、ビットクロックは、後述される位相シフト分周器３４に入力される。図３では省略されているが、ビットクロックは、フリップフロップＦＦ０のクロック入力端子に供給される。

フリップフロップＦＦ０は、ビットクロックに基づき、アンプ２１によって増幅されたシリアルデータ信号を取り込み、シリアルデータ信号をＳＩＰＯ回路１６６ｒに入力する。

前述されたように、ＳＩＰＯ回路１６６ｒは、シリアルデータ信号をパラレルデータ信号に変換する。ここでは説明を簡単にするために、パラレルデータ信号のビット幅は４ビットであり、シリアルデータ信号の１シンボルのサイズは４ビットであることとする。ＳＩＰＯ回路１６６ｒは、入力されたシリアルデータ信号を４ビット幅のパラレルデータ信号に変換する。そのための構成として、ＳＩＰＯ回路１６６ｒは、それぞれはビットクロックによって駆動される４つのフリップフロップＦＦ１０，ＦＦ１１，ＦＦ１２，ＦＦ１３を備える。

フリップフロップＦＦ１０には、フリップフロップＦＦ０から出力されたシリアルデータ信号が入力される。フリップフロップＦＦ１１には、フリップフロップＦＦ１０から出力されたシリアルデータ信号が入力される。フリップフロップＦＦ１２には、フリップフロップＦＦ１１から出力されたシリアルデータ信号が入力される。フリップフロップＦＦ１３には、フリップフロップＦＦ１２から出力されたシリアルデータ信号が入力される。つまり、ＳＩＰＯ回路１６６ｒは、カスケード接続された４つのフリップフロップＦＦ１０，ＦＦ１１，ＦＦ１２，ＦＦ１３によって構成されたシフトレジスタを備えている。図３では省略されているが、ビットクロックは、各フリップフロップＦＦ１０，ＦＦ１１，ＦＦ１２，ＦＦ１３のクロック入力端子に供給される。

ＳＩＰＯ回路１６６ｒは、上記のように構成されたことによって、フリップフロップＦＦ０から出力されたシリアルデータ信号を、ビットデータの出力タイミングが１ビットサイクルずつシフトされた４つのシリアルデータ信号に並列化する。

アライナ１５８ｒは、８つのフリップフロップＦＦ２０，ＦＦ２１，ＦＦ２２，ＦＦ２３，ＦＦ３０，ＦＦ３１，ＦＦ３２，ＦＦ３３と、検出器３３と、位相シフト分周器（phase shift divider）３４と、を備える。

位相シフト分周器３４は、ビットクロックに基づいてパラレルデータ信号のクロックを生成する。この例ではパラレルデータ信号のビット幅は４ビットであるため、位相シフト分周器３４は、パラレルデータ信号のクロックとして、ビットクロックの４倍の周期のクロックを生成する。以降では、パラレルデータ信号のクロックを、シンボルクロックと表記する。また、シンボルクロックの１サイクルを、シンボルサイクルと表記する。

位相シフト分周器３４は、さらに、検出器３３から位相シフト要求を受信した場合にシンボルクロックの位相をシフトする。

８つのフリップフロップＦＦ２０，ＦＦ２１，ＦＦ２２，ＦＦ２３，ＦＦ３０，ＦＦ３１，ＦＦ３２，ＦＦ３３、および検出器３３は、シンボルクロックによって駆動される。図３では省略されているが、シンボルクロックは、各フリップフロップＦＦ２０，ＦＦ２１，ＦＦ２２，ＦＦ２３，ＦＦ３０，ＦＦ３１，ＦＦ３２，ＦＦ３３のクロック入力端子に供給される。

フリップフロップＦＦ２０は、フリップフロップＦＦ１０から出力されたシリアルデータ信号から、１ビットのデータを、シンボルクロックの立ち上がりのタイミングで取り込んで出力する。フリップフロップＦＦ２１は、フリップフロップＦＦ１１から出力されたシリアルデータ信号から、１ビットのデータを、シンボルクロックの立ち上がりのタイミングで取り込んで出力する。フリップフロップＦＦ２２は、フリップフロップＦＦ１２から出力されたシリアルデータ信号から、１ビットのデータを、シンボルクロックの立ち上がりのタイミングで取り込んで出力する。フリップフロップＦＦ２３は、フリップフロップＦＦ１３から出力されたシリアルデータ信号から、１ビットのデータを、シンボルクロックの立ち上がりのタイミングで取り込んで出力する。よって、４つのフリップフロップＦＦ２０，ＦＦ２１，ＦＦ２２，ＦＦ２３は、ＳＩＰＯ回路１６６ｒが並列化したシリアルデータ信号から、シンボルクロックに同期した４ビット幅のパラレルデータ信号を取得することができる。

フリップフロップＦＦ３０は、フリップフロップＦＦ２０が出力した１ビットのデータをシンボルクロックに基づくタイミングで取り込んで、出力する。フリップフロップＦＦ３１は、フリップフロップＦＦ２１が出力した１ビットのデータをシンボルクロックに基づくタイミングで取り込んで、出力する。フリップフロップＦＦ３２は、フリップフロップＦＦ２２が出力した１ビットのデータをシンボルクロックに基づくタイミングで取り込んで、出力する。フリップフロップＦＦ３３は、フリップフロップＦＦ２３が出力した１ビットのデータをシンボルクロックに基づくタイミングで取り込んで、出力する。よって、４つのフリップフロップＦＦ３０，ＦＦ３１，ＦＦ３２，ＦＦ３３は、４つのフリップフロップＦＦ２０，ＦＦ２１，ＦＦ２２，ＦＦ２３が１シンボルサイクル前に出力した４ビットのデータを出力する。

つまり、８つのフリップフロップＦＦ２０，ＦＦ２１，ＦＦ２２，ＦＦ２３，ＦＦ３０，ＦＦ３１，ＦＦ３２，ＦＦ３３は、２シンボルサイクル分のパラレルデータ信号を出力する。

検出器３３は、８つのフリップフロップＦＦ２０，ＦＦ２１，ＦＦ２２，ＦＦ２３，ＦＦ３０，ＦＦ３１，ＦＦ３２，ＦＦ３３から出力された２シンボルサイクル分のパラレルデータ信号に基づき、シンボル境界を検出する。

より具体的には、インタフェース装置１２は、シンボル境界の検出用の特殊なパターンデータを、第１通信路３－１を介して受信することがある。シンボル境界の検出用の特殊なパターンデータの構成は、ＰＣＩｅ（ＴＭ）規格において規定されている。当該パターンデータを、テストパターンと表記する。検出器３３は、インタフェース装置１２がテストパターンを受信している期間に、８つのフリップフロップＦＦ２０，ＦＦ２１，ＦＦ２２，ＦＦ２３，ＦＦ３０，ＦＦ３１，ＦＦ３２，ＦＦ３３から２シンボルサイクル分のパラレルデータ信号として出力された２シンボルサイクル分のテストパターンに基づき、シンボル境界を検出する。

ここでは、パラレルデータ信号のビット幅は４ビットであるとしている。よって、１シンボルのサイズを、４ビットとする。テストパターンは、例えば、シンボル毎、つまり４ビットサイクル毎、にビット値が反転する部分を含む。８つのフリップフロップＦＦ２０，ＦＦ２１，ＦＦ２２，ＦＦ２３，ＦＦ３０，ＦＦ３１，ＦＦ３２，ＦＦ３３が出力する２シンボル分のサイズのテストパターンが、ビット値が反転する部分を含む場合、検出器３３は、そのようなビット値が反転する位置をシンボル境界として検出する。

なお、テストパターンは、ＰＣＩｅ（ＴＭ）規格において規定されたパターンに限定されない。設計者は、テストパターンの構成を種々に変更し得る。また、テストパターンに基づいてシンボル境界を検出する方法は上記の方法に限定されない。検出器３３は、テストパターンをあらかじめ記憶しておき、記憶したテストパターンと８つのフリップフロップＦＦ２０，ＦＦ２１，ＦＦ２２，ＦＦ２３，ＦＦ３０，ＦＦ３１，ＦＦ３２，ＦＦ３３が出力する２シンボル分のサイズのテストパターンとの比較に基づいてシンボル境界を検出してもよい。

検出器３３は、検出したシンボル境界に基づき、シンボルの先頭のビットデータを４ビット幅のパラレルデータ信号のビット０で出力できるように、位相シフト分周器３４にシンボルクロックの位相をシフトさせる。

第１の実施形態では、アライナ１５８ｒは、４つのフリップフロップＦＦ２０，ＦＦ２１，ＦＦ２２，ＦＦ２３からの出力を、後段の回路、ここではエラスティックバッファ１５７ｒ、にパラレルデータ信号として送信する。そして、図３に示された構成では、４つのフリップフロップＦＦ２０，ＦＦ２１，ＦＦ２２，ＦＦ２３によって１シンボルクロックで出力される４ビットのデータのうちのフリップフロップＦＦ２３が出力するビットが、パラレルデータ信号に変換される前のシリアルデータ信号において先頭に位置する。よって、ＦＦ２３の出力データの位置が、パラレルデータ信号のビット０に該当する。検出器３３は、ＦＦ２３の出力データと、ＦＦ３０の出力データと、の間にシンボル境界が位置するように、位相シフト分周器３４に、シンボルクロックの位相をビットサイクル刻みで調整させる。

シンボルクロックの位相の調整が完了すると、４つのフリップフロップＦＦ２０，ＦＦ２１，ＦＦ２２，ＦＦ２３は、ＳＩＰＯ回路１６６ｒが出力する並列化されたシリアルデータ信号からシンボルの先頭のビットデータを先頭とする４ビットのデータを取り込んで出力することができるようになる。つまり、実施形態では、シンボルの先頭のビットデータを４ビット幅のパラレルデータ信号のビット０で出力させることは、シンボルの先頭のビットデータを先頭とする４ビットのデータを４つのフリップフロップＦＦ２０，ＦＦ２１，ＦＦ２２，ＦＦ２３が取り込めるようにシンボルクロックの位相を調整することと同義である。

なお、インタフェース装置１２は、テストパターンを定期的に受信する。テストパターンの受信は、ＭＡＣ層回路１３３ｒにおいて検出される。ＭＡＣ層回路１３３ｒは、テストパターンの受信を検出した場合、検出器３３にシンボルアラインを実行させる指示（アライン指示と表記する）を送信する。検出器３３は、アライン指示に応じてシンボルアラインを実行する。

第１の実施形態と比較される技術について説明する。第１の実施形態と比較される技術を、比較例と表記する。比較例によれば、アライナは、８つのフリップフロップＦＦ２０，ＦＦ２１，ＦＦ２２，ＦＦ２３，ＦＦ３０，ＦＦ３１，ＦＦ３２，ＦＦ３３によって出力される２シンボルサイクル分のテストパターンに基づいてシンボル境界を検出する。そして、アライナは、シンボル境界の検出結果に基づき、８つのフリップフロップＦＦ２０，ＦＦ２１，ＦＦ２２，ＦＦ２３，ＦＦ３０，ＦＦ３１，ＦＦ３２，ＦＦ３３から、アラインされたパラレルデータ信号を出力できる４つのフリップフロップＦＦを選択する。以降、アライナは、８つのフリップフロップＦＦ２０，ＦＦ２１，ＦＦ２２，ＦＦ２３，ＦＦ３０，ＦＦ３１，ＦＦ３２，ＦＦ３３から選択された４つのフリップフロップＦＦからの出力データを、アラインされたパラレルデータ信号として後段の回路に送信する。

しかしながら、比較例によれば、８つのフリップフロップＦＦ２０，ＦＦ２１，ＦＦ２２，ＦＦ２３，ＦＦ３０，ＦＦ３１，ＦＦ３２，ＦＦ３３から４つのフリップフロップＦＦを選択するための大規模なマルチプレクサが必要となる。そのような大規模なマルチプレクサが用いられる場合、タイミング調整のためのフリップフロップをマルチプレクサの回路の中に設ける必要が生じる。そして、タイミング調整のためにフリップフロップが設けられることによって、シンボルアラインにおいて信号の遅延が生じる。

さらに、比較例によれば、アラインされたパラレルデータ信号を得るために、８つのフリップフロップＦＦ２０，ＦＦ２１，ＦＦ２２，ＦＦ２３，ＦＦ３０，ＦＦ３１，ＦＦ３２，ＦＦ３３に常に２シンボルサイクル分のデータをバッファする必要がある。比較例によれば、８つのフリップフロップＦＦ２０，ＦＦ２１，ＦＦ２２，ＦＦ２３，ＦＦ３０，ＦＦ３１，ＦＦ３２，ＦＦ３３に２シンボルサイクル分のデータをバッファすることが原因で、シンボルアラインにおいて、１シンボルサイクル分以上の遅延が生じる。

第１の実施形態によれば、アライナ１５８ｒは、シンボルクロックの位相の調整が完了した後は、４つのフリップフロップＦＦ２０，ＦＦ２１，ＦＦ２２，ＦＦ２３に、すでにアラインされた状態のパラレルデータ信号をＳＩＰＯ回路１６６ｒから取り込んでパラレルデータ信号として出力させることができる。つまり、第１の実施形態によれば、大規模なマルチプレクサをアライナ１５８ｒに配する必要はなく、アライナ１５８ｒに常に２シンボルサイクル分のデータを溜める必要もない。よって、第１の実施形態によれば、シンボルアラインにおける信号の遅延を比較例に比べて抑制することができる。

なお、フリップフロップＦＦ２０，ＦＦ２１，ＦＦ２２，ＦＦ２３，ＦＦ３０，ＦＦ３１，ＦＦ３２，ＦＦ３３からなる群を、第１ＦＦ群３０と表記する。第１ＦＦ群３０のうちのフリップフロップＦＦ２０，ＦＦ２１，ＦＦ２２，ＦＦ２３からなる群を、第２ＦＦ群３１と表記する。第１ＦＦ群３０のうちのフリップフロップＦＦ３０，ＦＦ３１，ＦＦ３２，ＦＦ３３からなる群を、第３ＦＦ群３２と表記する。

第１ＦＦ群３０は、第２のフリップフロップ群の一例である。第２ＦＦ群３１は、第１のフリップフロップ群の一例である。

位相シフト分周器３４は、第１回路の一例である。パラレルデータ信号のビット幅である４は、第１数の一例である。アライナ１５８ｒは、第２回路の一例である。ＣＤＲ回路２２は、第３回路の一例である。ビットクロックは、第１クロックの一例である。シンボルクロックは、第２クロックの一例である。

図４は、第１の実施形態にかかる位相シフト分周器３４の詳細な構成の一例を示す図である。図４に示されるように、位相シフト分周器３４は、クロックゲーティング回路３４１と、処理回路３４２と、ビットクロックカウンタ３４３と、を備える。

ビットクロックカウンタ３４３は、ＣＤＲ回路２２から供給されたビットクロックをカウントする。ビットクロックカウンタ３４３は、カウント値を処理回路３４２に出力する。

クロックゲーティング回路３４１は、ビットクロックに対して間欠的にクロックゲーティングを実行することによって、シンボルクロックを生成する。クロックゲーティング回路３４１は、処理回路３４２による制御の下でクロックゲーティングを実行する。ここでは一例として、処理回路３４２は、クロックゲーティング回路３４１にゲートイネーブル信号を入力する。ゲートイネーブル信号がＨレベルである場合、クロックゲーティング回路３４１は、ビットクロックをゲートし、ゲートイネーブル信号がＬレベルである場合、クロックゲーティング回路３４１は、ビットクロックをゲートしない。

処理回路３４２は、ビットクロックカウンタ３４３からのカウント値がパラレルデータ信号のビット幅に対応したリミット値に至ると、ゲートイネーブル信号をＬレベルにセットし、ビットクロックカウンタ３４３のカウント値をゼロにリセットする。そして、次のビットサイクルで、処理回路３４２は、ゲートイネーブル信号をＨレベルにセットする。

ここでは、パラレルデータ信号のビット幅は４ビットであることとしている。よって、リミット値は４に設定される。つまり、処理回路３４２は、カウント値が４に至る毎にゲートイネーブル信号をＬレベルにセットし、ビットクロックカウンタ３４３のカウント値をゼロにリセットする。よって、位相シフト分周器３４は、ビットクロックの周期の４倍の周期でＬレベルからＨレベルとなるシンボルクロックを生成することができる。

また、処理回路３４２は、検出器３３から位相シフト要求を受信すると、位相シフト要求を受信してからカウント値が最初にリミット値に至ったとき、ゲートイネーブル信号をＬレベルにセットすることと、ビットクロックカウンタ３４３のカウント値をゼロにリセットすることと、を１ビットサイクルだけ遅らせる。よって、位相シフト分周器３４は、位相シフト要求を受信する毎にシンボルクロックの位相を１ビットサイクルだけ遅らせることができる。

なお、図４に示された位相シフト分周器３４の構成および位相シフト要求に応じた位相のシフト量は一例である。設計者は、位相シフト分周器３４の構成を任意に変更し得る。また、位相シフト分周器３４は、位相シフト要求に応じた位相のシフト量が設定可能であってもよい。

図５は、第１の実施形態にかかる検出器３３の、シンボルアラインに関連する動作の一例を示すフローチャートである。

まず、検出器３３は、アライン指示を受信中か否かを判定する（Ｓ１０１）。例えば、検出器３３は、専用の信号線を介してアライン指示を受信する。例えば、専用の信号線の信号のレベルがＨレベルである場合、検出器３３は、アライン指示を受信中であると判定する。専用の信号線の信号のレベルがＨレベルとは異なるレベルである場合、検出器３３は、アライン指示を受信中ではないと判定する。なお、専用の信号線の信号のレベルがＬレベルの場合、アライン指示を受信中であると判定されてもよい。アライン指示の信号構成はこれに限定されない。また、アライン指示の通知方法はこれに限定されない。

アライン指示を受信中でないと判定された場合（Ｓ１０１：Ｎｏ）、処理がＳ１０１に戻る。

アライン指示を受信中であると判定された場合（Ｓ１０１：Ｙｅｓ）、検出器３３は、第１ＦＦ群３０から出力された２シンボル分のサイズのテストパターンに基づいてシンボル境界を検出する（Ｓ１０２）。

そして、検出器３３は、シンボル境界の検出結果に基づき、シンボルアラインが完了したか否かを判定する（Ｓ１０３）。例えば、検出器３３は、第２ＦＦ群３１からの出力データと第３ＦＦ群３２からの出力データとの間にシンボル境界が位置している場合に、シンボルアラインが完了したと判定する。第２ＦＦ群３１からの出力データにシンボル境界が含まれる場合、または第３ＦＦ群３２からの出力データにシンボル境界が含まれる場合、シンボルアラインが完了していないと判定する。

シンボルアラインが完了していないと判定された場合（Ｓ１０３：Ｎｏ）、検出器３３は、位相シフト要求を位相シフト分周器３４に送信する（Ｓ１０４）。そして、処理がＳ１０１に戻る。

シンボルアラインが完了したと判定された場合（Ｓ１０３：Ｙｅｓ）、検出器３３によるシンボルアラインに関連する動作が終了する。

図６は、第１の実施形態のアライナ１５８ｒによってアラインされたパラレルデータ信号の具体例を説明するためのタイミングチャートである。本図において、フリップフロップＦＦ０が出力するビット列を構成する各ビットデータには、符号Ｄｘが付されている。符号Ｄｘの「ｘ」は、ビットデータの出力順に対応した０から始まる昇順の１６進数の値である。図６に示される例によれば、フリップフロップＦＦ０は、ビットクロックに同期してタイミングｔ０からデータＤ０，データＤ１，データＤ２，データＤ３，データＤ４，データＤ５，データＤ６，データＤ７，データＤ８，データＤ９，データＤＡ，データＤＢ，データＤＣ，およびデータＤＤをこの順番で出力する。なお、データＤ０，データＤ１，データＤ２，データＤ３の群はシンボルＳＭ０を構成し、データＤ４，データＤ５，データＤ６，データＤ７の群はシンボルＳＭ１を構成し、データＤ８，データＤ９，データＤＡ，データＤＢの群はシンボルＳＭ２を構成することとする。

図６に示されるように、フリップフロップＦＦ１０は、フリップフロップＦＦ０が出力したビット列を１ビットサイクルだけ遅延させて出力する。フリップフロップＦＦ１１は、フリップフロップＦＦ０が出力したビット列を２ビットサイクルだけ遅延させて出力する。フリップフロップＦＦ１２は、フリップフロップＦＦ０が出力したビット列を３ビットサイクルだけ遅延させて出力する。フリップフロップＦＦ１４は、フリップフロップＦＦ０が出力したビット列を４ビットサイクルだけ遅延させて出力する。

位相シフト分周器３４は、検出器３３の制御の下で、各シンボルの先頭のビットデータがパラレルデータ信号のビット０に位置するタイミングでシンボルクロックが立ち上がるように、予め、テストパターンを用いてシンボルクロックの位相を調整する。つまり、フリップフロップＦＦ２３がシンボルクロックの立ち上がりのタイミングにシンボルの先頭ビットを取り込めるように、シンボルクロックの位相が調整されている。

例えば、タイミングｔ０から４ビットサイクル後のタイミングｔ１には、フリップフロックＦＦ１３は、シンボルＳＭ０の先頭のビットデータであるデータＤ０を出力する。そのタイミングｔ１で、シンボルクロックが立ち上がる。よって、第２ＦＦ群３１は、タイミングｔ１にシンボルＳＭ０を取り込んでパラレルデータ信号として出力する。

タイミングｔ１からさらに４ビットサイクル後のタイミングｔ２には、フリップフロックＦＦ１３は、シンボルＳＭ１の先頭のビットデータであるデータＤ４を出力する。そのタイミングｔ２で、シンボルクロックが立ち上がる。よって、第２ＦＦ群３１は、タイミングｔ２にシンボルＳＭ１を取り込んでパラレルデータ信号として出力する。

タイミングｔ２からさらに４ビットサイクル後のタイミングｔ３には、フリップフロックＦＦ１３は、シンボルＳＭ２の先頭のビットデータであるデータＤ８を出力する。そのタイミングｔ３で、シンボルクロックが立ち上がる。よって、第２ＦＦ群３１は、タイミングｔ３にシンボルＳＭ２を取り込んでパラレルデータ信号として出力する。

このように、第１の実施形態によれば、アライナ１５８ｒは、シフトレジスタであるＳＩＰＯ回路１６６ｒによって並列化されたシリアルデータ信号からパラレルデータ信号のビット幅に対応した数のビットデータをシンボルクロックに基づいて順次取り込み、順次取り込んだデータをパラレルデータ信号として出力する。検出器３３は、第２ＦＦ群が各シンボルの先頭のビットデータを先頭とするデータを取り込めるように、位相シフト分周器３４が生成するシンボルクロックの位相を調整する。

よって、シンボルアラインにおける信号の遅延を比較例に比べて大幅に抑制することが可能である。

また、第１の実施形態によれば、アライナ１５８ｒは、２シンボルサイクルのシンボルクロックを用いて２シンボル分のビット数のデータをＳＩＰＯ回路１６６ｒから取り込む第１ＦＦ群３０を備える。検出器３３は、第１ＦＦ群３０に取り込まれた２シンボル分のビット数のデータに基づいてシンボルクロックの位相を調整する。

アライナ１５８ｒが第１ＦＦ群３０に２シンボル分のビット数のデータを取り込むことで、検出器３３は、シンボル境界の位置を検出できる。即ち、検出器３３は、各シンボルの先頭のビットデータの位置を特定することができる。よって、検出器３３は、第２ＦＦ群が各シンボルの先頭のビットデータを先頭とするデータを取り込めるようにシンボルクロックの位相を調整することが可能である。

なお、第１ＦＦ群３０が取り込むことが可能なデータのサイズは、２シンボルサイクル分に限定されない。第１ＦＦ群３０が、１シンボルサイクル分のデータよりも大きなビット数のデータを取り込むことができる限り、検出器３３は、シンボル境界を検出して第２ＦＦ群が各シンボルの先頭のビットデータを先頭とするデータを取り込めるようにシンボルクロックの位相を調整することが可能である。

また、以上に述べた説明では、１シンボルサイクル分のデータよりも大きなビット数のデータを取り込むことが可能な第１のフリップフロップ群としての第１ＦＦ群３０が設けられる。第２のフリップフロップ群としての第２ＦＦ群３１は、パラレルデータ信号をアラインされた状態で取り込んで出力する第１のフリップフロップ群としての第１ＦＦ群３０の一部として構成されている。第１のフリップフロップ群と、第２のフリップフロップ群とは別々にアライナ１５８ｒに設けられてもよい。

（第２の実施形態）
シリアル通信規格としてのＰＣＩｅ（ＴＭ）には、複数の世代が存在する。ＰＣＩｅ（ＴＭ）のいくつかの世代では、送信側の物理層と受信側の物理層との間において、所定数のシンボル毎に所定数ビットのヘッダが転送される。

第２の実施形態では、所定数のシンボル毎に所定数ビットのヘッダが転送される場合の受信装置としてのインタフェース装置１２ａおよび信号処理回路としてのＰＨＹ回路１４ａについて説明する。以下では、第１の実施形態と異なる部分の構成について説明する。第１の実施形態と同じ部分の構成については説明を省略するか簡略的に説明する。

また、第２の実施形態では、説明の煩雑化を防ぐために、送信側の装置と受信側の装置との間においては、２シンボル毎に１ビットのヘッダがシリアルデータ信号として転送されることとする。また、１シンボルのサイズを４ビットとし、パラレルデータ信号のビット幅を４ビットとする。

図７は、第２の実施形態にかかるＰＨＹ回路１４ａが備える受信用電気回路１６７ｒ、ＳＩＰＯ回路１６６ｒａ、およびアライナ１５８ｒａのさらに詳細な回路構成の一例を示す模式的な図である。

受信用電気回路１６７ｒは、第１の実施形態と同様、アンプ２１と、フリップフロップＦＦ０と、ＣＤＲ回路２２と、を備える。

ＳＩＰＯ回路１６６ｒａは、フリップフロップＦＦ１０，ＦＦ１１，ＦＦ１２，ＦＦ１３に加えて、フリップフロップＦＦ１４を備える。フリップフロップＦＦ１０，ＦＦ１１，ＦＦ１２，ＦＦ１３，ＦＦ１４は、ビットクロックによって駆動される。フリップフロップＦＦ１４は、フリップフロップＦＦ１３の後段に配されており、フリップフロップＦＦ１３から出力されたシリアルデータ信号が入力される。詳細は後述するが、フリップフロップＦＦ１４は、シンボルアライン後、ヘッダをアライナ１５８ｒａに渡す役割を担う。図３では省略されているが、フリップフロップＦＦ１４のクロック入力端子には、ビットクロックが供給される。

アライナ１５８ｒａは、第２ＦＦ群３１と、フリップフロップＦＦ４０と、第３ＦＦ群３２と、を備える。第２ＦＦ群３１と、フリップフロップＦＦ４０と、第３ＦＦ群３２と、は第１ＦＦ群３０ａを構成する。

フリップフロップＦＦ４０は、フリップフロップＦＦ１４から出力されたシリアルデータ信号から、１ビットのデータを、シンボルクロックの立ち上がりのタイミングで取り込んで出力する。図３では省略されているが、フリップフロップＦＦ２３のクロック入力端子には、シンボルクロックが供給される。

なお、フリップフロップＦＦ４０は、第３のフリップフロップ群の一例である。ここでは、第３のフリップフロップ群は、１つのフリップフロップＦＦ４０によって構成されている。第３のフリップフロップ群を構成するフリップフロップＦＦの数はヘッダのサイズに応じて変更される。例えば、ヘッダのサイズが２ビット以上である場合には、ＳＩＰＯ回路１６６ｒａは、ヘッダのサイズに対応した数のフリップフロップＦＦを、ヘッダのデータをアライナ１５８ｒａに渡す役割を担うフリップフロップＦＦとして備える。すなわち、第３のフリップフロップ群は、ＳＩＰＯ回路１６６ｒａから出力されるヘッダのデータを取り込むことができるように、ヘッダのサイズに対応した数のフリップフロップＦＦを備える。

第３ＦＦ群３２のうちのフリップフロップＦＦ３０は、フリップフロップＦＦ２０が出力した１ビットのデータをシンボルクロックに基づくタイミングで取り込んで、出力する。第３ＦＦ群３２のうちのフリップフロップＦＦ３１は、フリップフロップＦＦ２１が出力した１ビットのデータをシンボルクロックに基づくタイミングで取り込んで、出力する。第３ＦＦ群３２のうちのフリップフロップＦＦ３２は、フリップフロップＦＦ２２が出力した１ビットのデータをシンボルクロックに基づくタイミングで取り込んで、出力する。第３ＦＦ群３２のうちのフリップフロップＦＦ３３は、フリップフロップＦＦ２３が出力した１ビットのデータをシンボルクロックに基づくタイミングで取り込んで、出力する。

アライナ１５８ｒａは、さらに、検出器３３ａおよび位相シフト分周器３４ａを備える。

第２の実施形態においても、インタフェース装置１２ａは、第１通信路３－１を介してテストパターンを受信することがある。テストパターンは、シンボル境界のみならず、ヘッダからの各シンボル境界の相対位置が検出可能に構成される。そのようなテストパターンは、ＰＣＩｅ（ＴＭ）規格において規定されている。

ＭＡＣ層回路１３３ｒは、テストパターンの受信を検出した場合、検出器３３ａにアライン指示を送信する。検出器３３ａは、アライン指示に応じてシンボルアラインを実行する。

検出器３３ａは、アライン指示に応じて、第１ＦＦ群３０ａから出力された２シンボルサイクル分のパラレルデータ信号に基づき、シンボル境界および検出したシンボル境界のヘッダからの相対位置を検出する。検出器３３ａは、検出結果に基づいてシンボルクロックの位相を調整することで、各シンボルの先頭のビットデータをパラレルデータ信号のビット０の位置にアラインする。検出器３３ａは、位相シフト分周器３４ａに位相シフト要求を送信することによって、位相シフト分周器３４ａにシンボルクロックの位相をシフトさせる。

前述されたように、第２の実施形態では、インタフェース装置１２ａは、所定数のシンボル毎に所定数ビットのヘッダを受信する。よって、インタフェース装置１２ａが受信するシリアルデータ信号は、ヘッダが介在するシンボル境界と、ヘッダが介在しないシンボル境界と、を含む。換言すると、シリアルデータ信号として転送されるシンボルは、ヘッダに後続するシンボルと、ヘッダに後続しないシンボルと、を含む。

ここでは一例として、インタフェース装置１２ａは、２シンボル毎にヘッダを受信することとしている。よって、インタフェース装置１２ａは、ヘッダに後続するシンボルと、ヘッダに後続しないシンボルと、を交互に受信する。

シンボルアライン後の状態においては、アライナ１５８ｒａは、ヘッダに後続しないシンボルを次のようにしてＳＩＰＯ回路１６６ｒａから取り込む。即ち、アライナ１５８ｒａは、ＳＩＰＯ回路１６６ｒａから、ヘッダに後続しないシンボルを構成する４ビットのデータを第２ＦＦ群３１に同時に取り込む。そのため、シンボルクロックが立ち上がるタイミングは、アライナ１５８ｒａが直前のシンボルを取り込んでから４ビットサイクル後に到来する必要がある。

これに対し、アライナ１５８ｒａは、ヘッダに後続するシンボルを次のようにしてＳＩＰＯ回路１６６ｒａから取り込む。即ち、アライナ１５８ｒａは、フリップフロップＦＦ１４からヘッダのデータが出力されるときに、ヘッダのデータをフリップフロップＦＦ４０に、ヘッダに後続するシンボルを構成する４ビットのデータを第２ＦＦ群３１に、同時に取り込む。そのため、シンボルクロックが立ち上がるタイミングは、アライナ１５８ｒａが直前のシンボルを取り込んでから５ビットサイクル後に到来する必要がある。

このように、第２の実施形態では、アライナ１５８ｒａがヘッダに後続しないシンボルを取り込む場合と、アライナ１５８ｒａがヘッダに後続するシンボルを取り込む場合と、でシンボルクロックの立ち上がりのタイミングの間隔を異ならせる必要がある。

上記に対応するために、位相シフト分周器３４ａは、立ち上がりのタイミングの間隔が周期的に変化するシンボルクロックを生成することが可能に構成される。

図８は、第２の実施形態にかかる位相シフト分周器３４ａの詳細な構成の一例を示す図である。本図に示される例によれば、位相シフト分周器３４ａは、クロックゲーティング回路３４１と、処理回路３４２ａと、ビットクロックカウンタ３４３と、シンボルクロックカウンタ３４４と、ＦＳＭ（Finite State Machine）３４５と、を備える。

ＦＳＭ３４５は、ビットクロックカウンタ３４３およびシンボルクロックカウンタ３４４の制御を行う。ＦＳＭ３４５のステートは、図９に示されるように、ステートＰＨ１、ステートＰＨ２、およびステートＳＦＴの間で遷移する。

ステートＰＨ１およびステートＰＨ２のそれぞれについて、ビットクロックカウンタ３４３にかかるリミット値（第１リミット値と表記する）と、シンボルクロックカウンタ３４４にかかるリミット値（第２リミット値と表記する）と、が設定される。

ＦＳＭ３４５は、ステートＰＨ１またはステートＰＨ２において、ビットクロックカウンタ３４３のカウント値が第１リミット値に至る毎に、シンボルクロックカウンタ３４４の値を１だけインクリメントすることと、ビットクロックカウンタ３４３のカウント値をゼロにリセットすることと、を行う。

ＦＳＭ３４５は、ステートＰＨ１またはステートＰＨ２において、ビットクロックカウンタ３４３のカウント値が第１リミット値に至った場合、その旨を処理回路３４２ａに通知する。また、ＦＳＭ３４５は、ステートＰＨ１またはステートＰＨ２において、シンボルクロックカウンタ３４４の値が第２リミット値に至る毎に、ステートＰＨ１およびステートＰＨ２のうちの現在のステートからステートＰＨ１およびステートＰＨ２のうちの他方のステートへの遷移を行う。

処理回路３４２ａは、ＦＳＭ３４５からカウント値が第１リミット値に至った旨の通知を受信する毎に、クロックゲーティング回路３４１へのゲートイネーブル信号をＬレベルにセットする。その後、１クロックサイクルが経過すると、処理回路３４２ａは、クロックゲーティング回路３４１へのゲートイネーブル信号をＨレベルにセットする。よって、処理回路３４２ａは、ステートＰＨ１においては、第１リミット値に対応した間隔でシンボルクロックの信号を立ち上げ、ステートＰＨ２においては、第２リミット値に対応した間隔でシンボルクロックの信号を立ち上げることができる。

ＦＳＭ３４５は、さらに、検出器３３ａから位相シフト要求を受信することが可能である。ＦＳＭ３４５は、位相シフト要求を受信すると、ステートＰＨ２からステートＰＨ１に遷移する前に１回だけステートＳＦＴに遷移する。ＦＳＭ３４５がステートＳＦＴに留まる期間は、１ビットサイクルである。ＦＳＭ３４５は、ステートＰＨ２からステートＳＦＴへのステートの遷移を行う場合には、カウント値が第１リミット値に至った旨の通知を、ステートＳＦＴからステートＰＨ１に遷移するタイミングまで遅らせる。これにより、１ビットクロック分だけシンボルクロックの位相が遅らされる。

図１０および図１１を用いて位相シフト分周器３４ａの動作を説明する。なお、図１０および図１１の説明においては、説明を簡単にするために、ステートＰＨ１における第１リミット値およびステートＰＨ１における第２リミット値はそれぞれ２であり、ステートＰＨ２における第１リミット値は３であり、ステートＰＨ２における第２リミット値は１であることとする。

図１０は、第２の実施形態にかかる位相シフト分周器３４ａの定常状態、即ち位相シフト要求が発行されていない状態、での動作を説明するためのタイミングチャートである。本タイミングチャートにおいては、ビットクロックの信号、シンボルクロックの信号、ＦＳＭ３４５のステート、およびシンボルクロックカウンタ３４４の値、のそれぞれの時間的変化が描画されている。

図１０のタイミングｔ１０に、ＦＳＭ３４５はステートＰＨ１における動作を開始する。ステートＰＨ１においては、第１リミット値は２であるため、２ビットサイクル間隔でシンボルクロックが立ち上がる。ステートＰＨ１においては、第２リミット値は２である。よって、タイミングｔ１０から２シンボルサイクルが経過したタイミングｔ１１に、ＦＳＭ３４５はステートＰＨ１からステートＰＨ２に遷移する。

ステートＰＨ２においては、第１リミット値は３であるため、３ビットサイクル間隔でシンボルクロックが立ち上がる。また、ステートＰＨ２においては、第２リミット値は１である。よって、タイミングｔ１１から１シンボルサイクルが経過したタイミングｔ１２に、ＦＳＭ３４５はステートＰＨ２からステートＰＨ１に戻る。

タイミングｔ１２以降は、タイミングｔ１０からタイミングｔ１１までの間の動作と同様に、ステートＰＨ１での動作とステートＰＨ２での動作とが繰り返し実行される。

図１１は、位相シフト要求が発行されたときの第２の実施形態にかかる位相シフト分周器３４ａの動作を説明するためのタイミングチャートである。本図に示されるタイミングｔ２０は、ＦＳＭ３４５が位相シフト要求を受信後、初めてステートＰＨ２での動作を開始したタイミングである。

ＦＳＭ３４５が位相シフト要求を受信後の初回のステートＰＨ２では、ＦＳＭ３４５は、シンボルクロックカウンタ３４４が第２リミット値、即ち１、になったとき、ステートＰＨ１に戻る前に、ステートＳＦＴに遷移する（タイミングｔ２１）。そして、タイミングｔ２１から１ビットサイクル後、ＦＳＭ３４５は、ステートＳＦＴからステートＰＨ１に遷移して、シンボルクロックが立ち上がる（タイミングｔ２２）。以降、ＦＳＭ３４５がさらに位相シフト要求を受信するまで、図１０と同様の動作が実行される。

このように、ステートＰＨ１とステートＰＨ２とで異なる値が第１リミット値として設定されることで、位相シフト分周器３４ａは、ステートＰＨ１の期間とステートＰＨ２の期間とで異なる間隔でシンボルクロックの信号を立ち上げることが可能である。そのため、ステートＰＨ１およびステートＰＨ２のうちの一を、ヘッダに後続しないシンボルをアライナ１５８ｒａに取り込ませることができる間隔で立ち上がるシンボルクロックを生成するためのステートとして使用することができる。また、ステートＰＨ１およびステートＰＨ２のうちの他を、ヘッダに後続するシンボルをアライナ１５８ｒａに取り込ませることができる間隔で立ち上がるシンボルクロックを生成するためのステートとして使用することができる。

例えば、ヘッダに後続しないシンボルをアライナ１５８ｒａに取り込ませるためのステートとしてステートＰＨ１が使用され、ヘッダに後続するシンボルをアライナ１５８ｒａに取り込ませるためのステートとしてステートＰＨ２が使用される場合を説明する。この場合、ステートＰＨ１における第１リミット値として４、ステートＰＨ１における第２リミット値として１、ステートＰＨ２における第１リミット値として５、ステートＰＨ２における第２リミット値として１が設定される。これによって、位相シフト分周器３４ａは、４ビットサイクルの間隔で信号が立ち上がる期間と、５ビットサイクルの間隔で信号が立ち上がる期間と、が１シンボルサイクル毎に交互に到来するシンボルクロックを生成することが可能である。

さらに一般化して、シリアルデータ信号は、Ｎシンボル毎にＭビットのヘッダを転送し、１シンボルのサイズがＫビットであることとする。そのような場合、例えば、ステートＰＨ１における第１リミット値としてＫ、ステートＰＨ１における第２リミット値としてＮ、ステートＰＨ２における第１リミット値としてＫ＋Ｍ、ステートＰＨ２における第２リミット値として１が設定される。これによって、位相シフト分周器３４ａは、Ｋビットサイクルの間隔で信号が立ち上がる期間がＮ回連続に到来し、その後にＫ＋Ｍビットサイクルの間隔で信号が立ち上がる期間が１回だけ到来するようなシンボルクロックを生成することが可能である。

このように、ステートＰＨ１，ＰＨ２のそれぞれにおいて第１リミット値および第２リミット値が適切に設定されることで、位相シフト分周器３４ａは、ヘッダに後続するシンボルを取り込む場合には、ヘッダに後続しないシンボルを取り込む場合に比べて立ち上がりのタイミングがヘッダのサイズに応じた数のビットサイクルだけ遅らせたシンボルクロック信号を生成することができる。

位相シフト分周器３４ａは、このように生成したシンボルクロックを、位相シフト要求に応じて遅らせる。位相シフト分周器３４ａは、図１１を用いて説明した動作によって、シンボルクロックの位相を１ビットサイクル分だけ遅らせる。

図１２は、第２の実施形態のアライナ１５８ｒａによってアラインされたパラレルデータ信号の具体例を説明するためのタイミングチャートである。本図において、フリップフロップＦＦ０が出力するビット列を構成する各ビットデータのうちのヘッダはＨと表記され、ヘッダを除くビットデータには、符号Ｄｘが付されている。符号Ｄｘの「ｘ」は、ビットデータの出力順に対応した０から始まる昇順の１６進数の値である。図１２に示される例によれば、フリップフロップＦＦ０は、ビットクロックに同期してタイミングｔ３０からヘッダＨ，データＤ０，データＤ１，データＤ２，データＤ３，データＤ４，データＤ５，データＤ６，データＤ７，ヘッダＨ，データＤ８，データＤ９，データＤＡ，データＤＢ，データＤＣ，データＤＤ，データＤＥ，データＤＦ、およびヘッダＨをこの順番で出力する。なお、データＤ０，データＤ１，データＤ２，データＤ３の群はシンボルＳＭ０を構成し、データＤ４，データＤ５，データＤ６，データＤ７の群はシンボルＳＭ１を構成し、データＤ８，データＤ９，データＤＡ，データＤＢの群はシンボルＳＭ２を構成し、データＤＣ，データＤＤ，データＤＥ，データＤＦの群はシンボルＳＭ３を構成することとする。

図１２に示される例によれば、タイミングｔ３０から５ビットサイクル後のタイミングｔ３１には、フリップフロックＦＦ１３は、シンボルＳＭ０の先頭のビットデータであるデータＤ０を出力し、フリップフロックＦＦ１４は、ヘッダＨを出力する。そのタイミングｔ３１で、シンボルクロックが立ち上がる。よって、第２ＦＦ群３１は、タイミングｔ３１に、シンボルＳＭ０を取り込んでパラレルデータ信号として出力し、フリップフロックＦＦ４０は、ヘッダＨを取り込んでヘッダの信号として出力する。

タイミングｔ３１から４ビットサイクル後のタイミングｔ３２には、フリップフロックＦＦ１３は、シンボルＳＭ１の先頭のビットデータであるデータＤ４を出力する。そのタイミングｔ２で、シンボルクロックが立ち上がる。よって、第２ＦＦ群３１は、タイミングｔ３２に、シンボルＳＭ１を取り込んでパラレルデータ信号として出力する。

タイミングｔ３２から５ビットサイクル後のタイミングｔ３３には、フリップフロックＦＦ１３は、シンボルＳＭ２の先頭のビットデータであるデータＤ８を出力し、フリップフロックＦＦ１４は、ヘッダＨを出力する。そのタイミングｔ３３で、シンボルクロックが立ち上がる。よって、第２ＦＦ群３１は、タイミングｔ３３に、シンボルＳＭ２を取り込んでパラレルデータ信号として出力し、フリップフロックＦＦ４０は、ヘッダＨを取り込んでヘッダの信号として出力する。

タイミングｔ３３から４ビットサイクル後のタイミングｔ３４には、フリップフロックＦＦ１３は、シンボルＳＭ３の先頭のビットデータであるデータＤＣを出力する。そのタイミングｔ３４で、シンボルクロックが立ち上がる。よって、第２ＦＦ群３１は、タイミングｔ３４に、シンボルＳＭ３を取り込んでパラレルデータ信号として出力する。

このように、第２の実施形態によれば、送信側の装置と受信側の装置との間で所定数のシンボル毎に所定数ビットのヘッダが転送される。そして、図８～図１１を用いて説明したように、位相シフト分周器３４ａは、シンボルクロックが立ち上がるタイミングを、所定数のシンボルの取り込み毎に、換言すると、所定数の立ち上がり毎に、ヘッダのサイズに相当する数のビットサイクルだけ遅らせる。

よって、位相シフト分周器３４ａは、シンボルアライン後は、第２ＦＦ群３１に各シンボルの先頭のビットデータを先頭とするデータを取り込む事とヘッダを取り込む事とを可能にするシンボルクロックを生成することが可能である。

また、第２の実施形態によれば、アライナ１５８ｒａは、ヘッダのサイズに相当する数のフリップフロップＦＦを備える第３のフリップフロップ群としてのフリップフロップＦＦ４０をさらに備える。検出器３３ａは、ヘッダに後続するシンボルをヘッダのサイズに相当する数のビットサイクルだけ遅らされた立ち上がりのタイミングで第２ＦＦ群３１が取り込めるように、シンボルクロックの位相を調整する。第３のフリップフロップ群は、遅らされた立ち上がりのタイミングでヘッダを取り込んで出力する。

よって、アライナ１５８ｒａは、ヘッダを取りこぼすことなく出力することが可能である。

なお、図８～図１１を用いて説明した位相シフト分周器３４ａは、第１の実施形態においても適用可能である。位相シフト分周器３４ａを第１の実施形態にかかる信号処理回路に適用する場合、ステートＰＨ１，ＰＨ２のそれぞれの第１リミット値として同じ値が設定される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ メモリシステム、２ ホスト、３ シリアルバス、３－１ 第１通信路、３－２ 第２通信路、４ 受信用の回路群、５ 送信用の回路群、１０ コントローラ、１１ メモリチップ、１２ インタフェース装置、１３ リンクコントローラ、１４ ＰＨＹ回路、１５ｒ，１５ｔ ＰＣＳ回路、１６ｒ，１６ｔ ＰＭＡ層回路、２１ アンプ、２２ ＣＤＲ回路、３０，３０ａ 第１ＦＦ群、３１ 第２ＦＦ群、３２ 第３ＦＦ群、３３，３３ａ 検出器、３４，３４ａ 位相シフト分周器、１３１ｒ，１３１ｔ トランザクション層回路、１３２ｒ，１３２ｔ データリンク層回路、１３３ｒ，１３３ｔ ＭＡＣ層回路、１５１ｔ エンコーダ、１５６ｒ デコーダ、１５７ｒ エラスティックバッファ、１５８ｒ，１５８ｒａ アライナ、１６１ｔ ＰＩＳＯ回路、１６２ｔ 送信用電気回路、１６６ｒ，１６６ｒａ ＳＩＰＯ回路、１６７ｒ 受信用電気回路、２０１ インタフェース装置、３４１ クロックゲーティング回路、３４２，３４２ａ 処理回路、３４３ ビットクロックカウンタ、３４４ シンボルクロックカウンタ。

Claims (7)

1. 複数のシンボルを含むデータを転送するシリアルデータ信号を転送するためのクロック信号である第１クロックに基づいて前記シリアルデータ信号を並列化するシフトレジスタと、
   第１数のビットの幅を有するパラレルデータ信号を転送するためのクロック信号である第２クロックを前記第１クロックに基づいて生成する第１回路と、
   前記シフトレジスタによって並列化されたシリアルデータ信号から前記第１数のビットのデータを前記第２クロックに基づいて順次取り込み、前記順次取り込んだ第１数のビットのデータを前記パラレルデータ信号として出力する第１のフリップフロップ群と、
   前記第１のフリップフロップ群が前記複数のシンボルの各シンボルの先頭のビットデータを先頭とする第１数のビットのデータを取り込むように、前記第１回路が生成する前記第２クロックの位相を調整する第２回路と、
   を備える信号処理回路。
2. 前記シフトレジスタによって並列化されたシリアルデータ信号から前記第２クロックの複数サイクルを用いて第２数のビットのデータを取り込み、前記第２数は前記第１数よりも大きい、第２のフリップフロップ群をさらに備え、
   前記第２回路は、前記第２のフリップフロップ群が取り込んだ前記第２数のビットのデータに基づき前記第２クロックの位相を調整する、
   請求項１に記載の信号処理回路。
3. 前記第２のフリップフロップ群は、前記第１のフリップフロップ群を含む、
   請求項２に記載の信号処理回路。
4. 前記シリアルデータ信号は、第３数のシンボル毎にヘッダを転送し、
   前記第１回路は、前記第２クロックが立ち上がるタイミングを第３数の立ち上かり毎に前記ヘッダのサイズに相当する数のサイクルの前記第１クロックの分だけ遅らせる、
   請求項１から請求項３の何れか一項に記載の信号処理回路。
5. 前記ヘッダのビット数に相当する数のフリップフロップを備える第３のフリップフロップ群をさらに備え、
   前記第２回路は、第１のタイミングで第１シンボルの先頭のビットデータを先頭とする前記第１数のビットのデータを取り込めるように、前記第１回路が生成する前記第２クロックの位相を調整し、前記第１のタイミングは前記ヘッダのビット数に相当する数のサイクルの前記第１クロックの分だけ遅らされた立ち上がりのタイミングであり、前記第１シンボルは前記複数のシンボルのうちの前記ヘッダに後続するシンボルであり、
   前記第３のフリップフロップ群は、前記シフトレジスタから前記第１のタイミングに前記ヘッダを取り込んで出力する、
   請求項４に記載の信号処理回路。
6. 入力信号を増幅し、増幅した信号を前記シリアルデータ信号として出力するアンプと、
   前記アンプから出力された前記シリアルデータ信号から前記第１クロックを生成する第３回路と、
   前記第１のフリップフロップ群から出力された前記パラレルデータ信号が入力されるエラスティックバッファと、
   をさらに備える請求項１から請求項５の何れか一項に記載の信号処理回路。
7. 請求項１から請求項６の何れか一項に記載の信号処理回路と、
   前記信号処理回路とソフトウェア層との間のデータ転送を行うリンクコントローラと、
   を備える受信装置。

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