TWI547120B - 用於高速網路的初始化之背通道通訊技術 - Google Patents

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TWI547120B
TWI547120B TW103134864A TW103134864A TWI547120B TW I547120 B TWI547120 B TW I547120B TW 103134864 A TW103134864 A TW 103134864A TW 103134864 A TW103134864 A TW 103134864A TW I547120 B TWI547120 B TW I547120B
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法蘭克Ｎ 柯奈特
布蘭特Ｒ 羅特梅爾
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Description

用於高速網路的初始化之背通道通訊技術 發明領域
本揭示係關於背通道通訊技術，並且，更尤其是，係關於高速網路的初始化之背通道通訊技術。
發明背景
在高速有線網路通訊之建立的鏈路初始化相位期間，為了建立鏈路速率、交換鏈路能力、以及調整等化器設定，則必須對於鏈路之二端通訊。這通訊通常被稱為“背通道”通訊。為了簡化和節省成本，如最終被採用於資料模式通訊，該背通道需要是相同的通道。當背通道通訊被啟動時，鏈路速率可能不被建立並且鏈路能力可能不是已知的。進一步地，在調整等化器設定之前，關於鏈路特性(例如，頻率響應)之位元錯誤可能是普遍的。等化器調整一般在一鏈路操作率(鏈路速率)下被進行。在該鏈路速率，如果不可能在等化器調整之前及/或在等化器調整之期間，位元錯誤可能降低通訊，使得在該鏈路速率下的可靠背通道通訊成為困難。
一個解決方案是在一相對較低的位元率提供一 背通道通訊模式以及在一較高的位元率(亦即，在鏈路速率)提供一等化器調整模式。這解決方案需要在該背通道模式以及該等化器調整模式之間的模式轉移。此模式轉移並不是所需的，因其增加時間至初始化處理程序並且在鏈路二端之間需要同步化。在一模式轉移之後，此模式轉移同時也需要接收器等化器再訓練(Infiniband方法)，或在背通道通訊期間接收器等化器被凍結(以太方法)。當鏈路速度增加時，等化器再訓練或凍結相對於重複性以及非預期之適應行為，呈現增加風險之位準。
發明概要
依據本發明之一實施例，係特地提出一種網路控制器，其包括：一調變模組，其包括：一高率(HR)位元序列產生器，其經組態以產生一第一HR位元序列，編碼器電路，其經組態以編碼一第一低率(LR)位元流，該第一LR位元流包括背通道資訊，及調變電路，其經組態以調變經編碼之該第一低率位元流至該第一高率位元序列上；以及傳送電路，其經組態以在一鏈路初始化週期之期間傳送經調變之該第一高率位元序列至一鏈路夥伴。
100‧‧‧網路系統
102‧‧‧網路節點元件
104‧‧‧網路控制器
106‧‧‧PHY電路
108‧‧‧背通道模組
110‧‧‧等化器設定模組
112‧‧‧調變模組
114‧‧‧解調變模組
116‧‧‧傳送電路(Tx)；傳送器
118‧‧‧接收電路(Rx)
120‧‧‧鏈路夥伴
122‧‧‧低率時脈(LRC)
124‧‧‧高率時脈(HRC)
126‧‧‧鏈路
128‧‧‧系統處理器
130‧‧‧系統記憶體
134‧‧‧網路控制器
136‧‧‧PHY電路
138‧‧‧背通道模組
140‧‧‧等化器設定模組
142‧‧‧調變模組
144‧‧‧解調變模組
146‧‧‧接收器
148‧‧‧傳送器
152‧‧‧低率時脈
154‧‧‧高率時脈
200‧‧‧高率位元序列產生器
201‧‧‧除以M之電路
205‧‧‧高率位元序列輸出
206‧‧‧調變器
208‧‧‧NRZ-S編碼器電路
209‧‧‧NRZ-S輸出
210‧‧‧反相器
211‧‧‧反相NRZ-S輸出
212‧‧‧調變模組
213‧‧‧高率位元序列輸出
214‧‧‧解調變模組
215‧‧‧串列化器
217‧‧‧除以M之電路
219‧‧‧解串列化器
220‧‧‧RBD
221‧‧‧真實HRB檢測器
223‧‧‧互補HRB檢測器
225‧‧‧高率位元(HRB)
230‧‧‧反相器
252‧‧‧轉變檢測電路
254‧‧‧NRZ-S解碼器電路
300‧‧‧高率位元序列產生器
302‧‧‧移位暫存器
304‧‧‧XOR模組
305‧‧‧輸出
306‧‧‧調變器XOR
307‧‧‧輸出
308‧‧‧NRZ-S編碼器電路
309‧‧‧NRZ-S輸出
310‧‧‧反相器
311‧‧‧反相NRZ-S輸出
312‧‧‧調變模組
313‧‧‧調變HR位元序列輸出
314‧‧‧解調變模組
320‧‧‧接收器位元判定RBD
321‧‧‧真實位元檢測器
322‧‧‧第一移位暫存器
323‧‧‧互補位元檢測器
324‧‧‧第二移位暫存器
325‧‧‧反相RBD
326‧‧‧第一比較器XOR
328‧‧‧第一XOR模組XOR
329‧‧‧預期真實HRB
330‧‧‧反相器
332‧‧‧第二比較器XOR
334‧‧‧第二XOR模組XOR
335‧‧‧預期HRB
354‧‧‧NRZ-S解碼器電路
356‧‧‧第一向上/向下計數器電路
358‧‧‧第二向上/向下計數器電路
360‧‧‧比較電路
361‧‧‧比較結果
400‧‧‧高率位元序列產生器
401‧‧‧除以M之電路
402‧‧‧暫存器
404‧‧‧狀態功能電路
405‧‧‧高率位元(HRB)
406‧‧‧調變器
408‧‧‧NRZ-S編碼器電路
410‧‧‧反相器
411‧‧‧反相編碼LRB輸出
412‧‧‧調變模組
415‧‧‧M對1串列化器
402‧‧‧暫存器
404‧‧‧下一個狀態功能電路
414‧‧‧解調變模組
417‧‧‧除以M之電路
419‧‧‧解串列化器
420‧‧‧接收器位元判定RBD
420’‧‧‧下一個狀態RBD
421‧‧‧真實HRB檢測器
422‧‧‧暫存器
423‧‧‧互補HRB檢測器
424‧‧‧暫存器
425‧‧‧反相下一個狀態RBD
426‧‧‧計數位元差量電路
427‧‧‧目前狀態HRB
428‧‧‧下一個狀態功能電路
429‧‧‧預期真實下一個狀態HRB
430‧‧‧反相器
432‧‧‧計數位元差量電路
434‧‧‧下一個狀態功能電路
435‧‧‧預期下一個狀態HRB
452‧‧‧轉變檢測電路
454‧‧‧NRZ-S解碼器電路
457‧‧‧向上/向下計數器電路
460‧‧‧比較電路
461‧‧‧輸出
500‧‧‧背通道位元序列
502‧‧‧訊框
504‧‧‧開始位元
506‧‧‧訊框型式欄
508‧‧‧資料欄
510‧‧‧同位元
512‧‧‧零位元
514‧‧‧停止位元欄
520‧‧‧序列
522‧‧‧先前訊框
524‧‧‧依序訊框
532、534‧‧‧時間區間
600‧‧‧調變操作流程圖
602-608‧‧‧調變操作步驟
700‧‧‧解調變操作流程圖
702-704‧‧‧解調變操作步驟
800‧‧‧解調變操作流程圖
802-810‧‧‧解調變操作步驟
900‧‧‧背通道操作流程圖
902-910‧‧‧背通道操作步驟
所申請主題的特點以及優點自與實施例一致之下面的詳細說明將是明顯的，該說明將參考附圖被考慮，其中：圖1例示與本揭示各種實施例一致之一網路系統； 圖2A例示與本揭示各種實施例一致之調變模組的範例；圖2B例示與本揭示各種實施例一致之解調變模組的範例；圖3A例示與本揭示一實施例一致之被組態以供串列操作的調變模組之範例；圖3B例示與本揭示一實施例一致之被組態以供串列操作的解調變模組之範例；圖4A例示與本揭示一實施例一致之被組態以供平行操作的調變模組之範例；圖4B例示與本揭示一實施例一致之被組態以供平行操作的解調變模組之範例；圖5例示與本揭示一實施例一致之背通道位元序列以及訊框結構的範例；圖6是依據本揭示各種實施例之調變操作流程圖；圖7是依據本揭示各種實施例之解調變操作流程圖；圖8是依據本揭示各種實施例之解調變操作的另一流程圖；並且圖9是依據本揭示各種實施例之背通道操作流程圖。
雖然，下面的詳細說明將將參考例示實施例而進行，熟習本技術者將明白，其可有許多不同、修改及變化。
較佳實施例之詳細說明
通常，這揭示係關於網路系統(以及方法)，其被 組態以在一節點元件和一鏈路夥伴之間提供連續的，以及至少部份同時的，背通道通訊以及等化器設定通訊。於各種實施例中，與背通道通訊相關聯的低率資料以及命令(亦即，低率位元流)可被編碼以及被調變至與等化器設定通訊相關聯的一高率位元流上，因此避免或降低在背通道通訊期間之“模式轉移”。該等方法以及系統被組態以容忍所接收的高率位元流中之錯誤(例如，在等化器調整之前至及/或在等化器調整之期間)而提供背通道通訊。如於此處之使用，“高率”對應至一操作(亦即，資料模式)鏈路速率並且“低率”對應至一背通道通訊率。
該等系統以及方法被組態以在一列印刷電路板中容納產生自真實和互補信號之相交接線的極性反相。如於此處之使用，“真實”是指非互補並且“互補”，涉及一位元，是指被反相。於一些實施例中，該等系統以及方法被組態以檢測(藉由，例如，訊框同步)在鏈路二端之時脈率中的失配，如此處之說明。
圖1例示與本揭示各種實施例一致之網路系統100。網路系統100通常包含至少一網路節點元件102以及至少一鏈路夥伴120，其各被組態以經由通訊鏈路126而與另一者通訊。網路節點元件102以及鏈路夥伴120可使用一切換結構通訊協定(例如，一以太通訊協定、Infiniband通訊協定等等)，經由鏈路126而彼此通訊。以太通訊協定可使用一傳輸控制協定/網際網路協定(TCP/IP)而能夠提供通訊。以太協定可以是遵循或是相容於由電機和電子工程師協會 (IEEE)所公佈之以太標準，其被公佈於2002年3月，其標題為“IEEE 802.3標準”；及/或這標準之稍後版本，例如，被公佈於2012年之供用於以太的IEEE 802.3標準。該Infiniband協定可以是遵循或是相容於由Infiniband貿易協會(IBTA)所公佈之Infiniband規格，其被公佈於2001年6月，標題為“InfiniBandTM結構規格”，第1卷，版本1.2.1；及/或被公佈於2008年1月之這規格之稍後版本，例如，InfiniBandTM結構，第1卷(通用規格)，版本1.2.1，以及被公佈於2012年11月之第2卷(實際規格)，版本1.3。當然，於其他實施例中，切換結構通訊協定可包含一客製及/或專屬切換結構通訊協定。
鏈路夥伴120及/或節點元件102可代表一電腦節點元件(例如，主機伺服器系統)、切換器、徑由器、集線器、網路儲存裝置、機架、伺服器、資料中心、網路附帶裝置、非依電性記憶體(NVM)儲存裝置、雲端為基礎伺服器及/或儲存系統等等。節點102包含一網路控制器104(例如，網路介面卡、等等)、一系統處理器128(例如，多核心一般用途處理器，例如，那些由英特爾公司所提供者，等等)以及系統記憶體130。鏈路夥伴120被組態以及以相似於節點102之方式被操作並且因此包含相似於網路控制器104之一網路控制器134。
網路控制器104、134通常被組態以當一鏈路首先被建立在節點102以及鏈路夥伴120(例如，在系統初始化時，與鏈路夥伴建立一新的鏈路等等)之間時，在一鏈路初始化 相位期間進行各種操作。此等“背通道”操作可包含，例如，建立鏈路速率、交換鏈路性能、調整等化器設定以及判定等化品質。鏈路性能可包含，例如，PHY技術能力、最大鏈路速度、下頁、遠程故障、認可、傳送糾錯(FEC)及/或FEC模式性能、暫停功能，等等，如可藉由一個或多個上述之切換封包通訊協定所界定。調整等化器設定通常以操作鏈路速率(亦即，操作鏈路速率)被進行。例如，操作鏈路速率可以是相對高的速率，例如，在每秒幾十至幾百個十億(G)位元之級數。在調整等化器設定之前以及在早期階段期間，位元錯誤可能是普遍的。調整等化器設定被組態以補償鏈路特性(例如，頻率響應)，其影響位元錯誤，並且因此，降低對於鏈路之位元錯誤率。
網路控制器104包含PHY電路106，其通常被組態以經由通訊鏈路126而接介節點102與鏈路夥伴120。PHY電路106可以是遵循或是兼容於上述之切換結構通訊協定，其可包含，例如，10GBASE-KR、40GBASE-KR4、40GBASE-CR4、100GBASE-CR10、100GBASE-CR4、100GBASE-KR4、及/或100GBASE-KP4及/或其他PHY電路，其是符合上述Infiniband通訊協定及/或符合於另一者及/或隨後開發之通訊協定。PHY電路106包含被組態以經由鏈路126傳送資料封包及/或訊框至鏈路夥伴120之傳送電路(Tx)116，以及被組態以經由鏈路126自鏈路夥伴120接收資料封包及/或訊框之接收電路(Rx)118。當然，PHY電路106也可包含編碼/解碼電路(未被示出)，其被組態以進行類比- 至-數位以及數位-至-類比轉換、資料之編碼以及解碼、類比寄生消除(例如，串音消除)、以及接收資料之回復。Rx電路118可包含相位鎖定迴路電路(PLL，未被示出)，其被組態以調整自鏈路夥伴120所接收之資料的時序。通訊鏈路126可包括，例如，一媒體相依介面(其可包含，例如，銅雙軸電纜線、印刷電路板上之基板線路，等等)。於一些實施例中，通訊鏈路126可包含複數個邏輯及/或實際通道(例如，差動組對通道)，其分別地提供在例如，鏈路夥伴120之PHY電路136之節點102的Tx及Rx 116/118以及Rx 146及Tx 148之間的各別連接。
網路控制器104也包含一背通道模組108、一等化器設定模組110、一調變模組112、一解調變模組114、一低率時脈(LRC)122以及一高率時脈(HRC)124。高率時脈HRC 124被組態以提供關於鏈路速率之一時脈信號，例如，對應至網路控制器104之一最大鏈路速率性能的一時脈率。例如，鏈路速率可以是在每秒數十、數百或更多十億位元之級數。
背通道模組108被組態以進行在節點102以及鏈路夥伴120之間的背通道操作。通常，背通道模組108被組態以與鏈路夥伴120通訊以如此處所說明地建立鏈路速率、以交換鏈路能力及/或便利等化器調整。如此處所說明地，背通道模組108被組態以在鏈路初始化期間，在等化器設定調整之前及/或在等化器設定調整之期間(亦即，當鏈路是以鏈路速率操作時)，以較少於鏈路速率之速率通訊背通道資 訊與鏈路夥伴120。
低率時脈LRC 122被組態以提供用於背通道通訊之一時脈信號(亦即，包含背通道資訊之低率位元流)。LRC 122之時脈率是較少於HRC 124之時脈率。LRC 122之時脈率可以是相關於HRC 124之時脈率，例如，可對應至HRC 124被一係數所除。通常，該係數可以是在1000之級數。於一些實施例中，該係數可被選擇，因而LRC 122之時脈率遵循於一個或多個上述通訊協定。例如，該係數可以是1280，因而LRC 122時脈率是HRC 124時脈率之1/1280。該係數被組態為充分地大，以便經由一鏈路(例如，鏈路126)，其是以資料模式鏈路速率(亦即，在高率操作)操作，而提供強健的背通道通訊。
背通道通訊可包含被網路控制器104以及鏈路夥伴120所採用之命令及/或資料(“背通道資訊”)以供建立鏈路速率、交換鏈路能力、調整等化器設定及/或判定等化品質。背通道資訊可包含一低率位元(LRB)序列，亦即，位元率對應至LRC 122時脈率。低率位元可被配置於訊框中以供傳送至鏈路夥伴120。配置該傳送之背通道資訊進入訊框被組態以便利建立鏈路速率。例如，訊框同步或不同步可被節點元件102以及鏈路夥伴120所採用以調整它們各別的位元率以達成一目標鏈路速率。背通道資訊可被攜帶在建立於節點102以及鏈路夥伴120之間的鏈路上。在等化器調整之前及/或在等化器調整之期間，背通道資訊(LRB)可藉由被使用於等化器調整之一高率(HR)位元序列(亦即，位元率 對應至HRC 124時脈率)而同時地被傳送及/或被接收。HR位元序列可利用代表背通道資訊之LRB被調變。LRB可在被調變至HR位元序列上之前被編碼，如此處所說明。在鏈路等化之前及/或在鏈路等化之期間，至HR位元序列上之背通道資訊的編碼以及調變被組態以在所接收的HRB中之錯誤存在時提供強健的背通道通訊。調變HR位元序列則可被提供至PHY電路106以供經由鏈路126而傳送至鏈路夥伴120。
一旦操作位元率已被調整，因而節點102以及鏈路夥伴120以相同鏈路速率操作，背通道通訊可被採用以便利節點102以及鏈路夥伴120兩者之等化器調整。等化器設定模組110被組態以與鏈路夥伴120通訊以對於鏈路126而調整等化器設定。等化器設定一般被調整而以鏈路速率(亦即，資料模式鏈路速率)傳送(以及接收)。低率背通道資訊被調變至鏈路速率位元序列上可便利鏈路等化及/或判定等化品質，而等化器設定亦被調整。例如，背通道通訊可在等化器調整期間繼續並且因此可被節點102以及鏈路夥伴120所採用以供在等化器調整期間之通訊。
相似於節點102，鏈路夥伴120包含一網路控制器134。網路控制器134包含PHY電路136、背通道模組138、等化器設定模組140、調變模組142、解調變模組144、低率時脈152以及高率時脈154。元件134、136、138、140、142、144、146、148、152以及154之功能是相似於節點102之相似名稱之元件的功能。例如，在鏈路初始化週期之期間， 鏈路夥伴調變模組142可被組態以藉由一第二低率位元流而調變一第二高率位元流以供傳送至節點102。第二低率位元流包含背通道資訊。如此處所說明地，節點102解調變模組114則可被組態以解調變對應至被傳送高率位元流之一接收的第二高率位元流。
相關於傳送調變HR位元序列的一接收HR位元序列可被鏈路夥伴120之PHY電路136所接收。Rx 146被組態以判定各接收的位元是否對應至一邏輯0或一邏輯1。Rx 146則可提供對各個回收位元相關於一傳送HRB之一接收器位元判定(RBD)至解調變模組144。因為鏈路特性，例如，有限鏈路頻率響應，尤其是在等化器調整之前，RBD可能包含錯誤。此等錯誤通常更有可能是在相對較高的位元率。如此處所說明地，解調變模組144被組態以自Rx 146接收RBD並且在RBD中之位元錯誤存在時則回復對應至背通道資訊的LRB。
因此，節點元件102以及鏈路夥伴120被組態以經由鏈路126而通訊以進行鏈路初始化功能，其包含設定鏈路速率、等化器設定調整及/或判定等化品質。節點元件102以及鏈路夥伴120被組態以調變低率背通道資訊於被使用於，例如，調整等化器設定的高率位元序列(亦即，位元流)。因此，在等化器調整之前及/或在等化器調整之期間，當以資料模式鏈路速率操作鏈路時，被包含於一低率位元流中之背通道資訊可被通訊，避免在一背通道模式以及一操作模式之間的模式切換。
圖2A例示與本揭示各種實施例一致之調變模組212的範例。調變模組212是圖1之調變模組112、142的範例。調變模組212被組態以產生一高率位元序列以及藉由低位元率編碼背通道資訊(亦即，命令及/或資料)而調變高率位元序列。於一些實施例中，高率位元序列可以是一高率假性隨機位元序列(PRBS)。如此處所說明地，調變模組212可被組態以供平行操作或串列操作。
於一些實施例中，調變模組212可包含除以M之電路201。除以M之電路201被組態以自一高率時脈(例如，HRC 124)而接收一時脈信號，並且該時脈率被除以M，而產生時脈信號HRCM。例如，如此處所說明地，被除之時脈可被提供至一平行化高率位元序列產生器。
調變模組212包含一高率位元序列產生器200，其被組態以產生一高率位元序列輸出205。高率位元序列產生器200被組態以接收一時脈信號CLK。時脈信號CLK可至少部分地基於高率位元序列產生器200之一組態，而對應至來自HRC之高率時脈信號或一被相除之時脈信號HRCM。例如，高率位元序列產生器200可被組態以串列地產生HR位元序列。於這範例中，高率位元序列產生器200可被組態以自HRC 124接收高率時脈信號並且產生供用於各HRC時脈週期之一輸出位元(亦即，一HRB)。因此，於這範例中，輸出205對應至每個HRC時脈週期之一位元。於另一範例中，高率位元序列產生器200可被組態以平行方式而產生HR位元序列。於這範例中，高率位元序列產生器200可被組態以 接收被相除之高率時脈信號HRCM並且平行地產生供用於各個HRCM時脈週期之M輸出位元。於這範例中，輸出205對應至每HRCM時脈週期之M位元(平行地)。因此，一平行化高率位元序列產生器可使用一相對較低率時脈信號在高率產生一位元序列。
調變模組212也包含不歸零空間(NRZ-S)編碼器電路208、一反相器210以及一調變器206。於一些實施例中，調變模組212可包含一串列化器215。於這些實施例中，高率位元序列產生器200可被組態以在HRCM時脈週期區間平行地產生高率位元序列之M位元。此等平行M-位元序列則可利用調變器206被調變並且被調變之平行M-位元序列可被提供至用以串列化之串列化器215以產生一調變高率位元序列輸出213。於其他實施例中，例如，高率位元序列產生器200串列地被組態，串列化器215可能不被包含並且調變器206之輸出則可對應至調變高率位元序列輸出213。
NRZ-S編碼器電路208被組態以接收低率背通道命令及/或資料(亦即，低率位元(LRB)序列)以及低率時脈(例如，LRC 122)，並且提供用於各個LRC時脈週期(以及，因此，各個LRB)之一NRZ-S輸出209。因此，各個LRB之一持續對應至一LRC時脈週期。NRZ-S編碼器電路208被組態以至少部分地基於LRB而轉變NRZ-S輸出209。例如，如果LRB輸入是一邏輯0，則NRZ-S編碼器電路208可被組態以轉變NRZ-S輸出209，並且如果LRB輸入對應至一邏輯1則保持其之先前的輸出狀態。因此，NRZ-S輸出209是取決於NRZ-S 編碼器電路208之一目前LRB輸入以及一先前的輸出209。NRZ-S輸出209被提供至一反相器210，產生一反相(亦即，互補的)NRZ-S輸出211。
例如，如果一電流LRB輸入對應至一邏輯0，則如果先前的NRZ-S輸出209是零，NRZ-S編碼器電路208將響應於一LRC 122時脈脈波(例如，響應於LRC 122時脈脈波之一上升邊緣)而轉變一新的NRZ-S輸出209至一邏輯1，並且如果先前的NRZ-S輸出209是1，NRZ-S編碼器電路208將響應於一LRC 122時脈脈波而轉變新的NRZ-S輸出209至一邏輯0。於另一範例中，如果目前LRB輸入對應至一邏輯1，則如果先前的NRZ-S輸出209是零，則響應於一LRC 122時脈脈波，新的NRZ-S輸出209將保持一邏輯0並且將不改變，並且如果先前的NRZ-S輸出209是1，響應於LRC 122時脈脈波，新的NRZ-S輸出209將保持一邏輯1並且將不改變。因此，如果目前LRB輸入對應至一邏輯0則反相NRZ-S輸出211將轉變，並且如果目前LRB輸入對應至一邏輯1則將保持其之先前的狀態。
NRZ-S編碼(以及解碼，如此處所說明)被組態以容納產生自印刷電路板中之真實相交接線以及互補信號的極性反相。當位元回復是基於與位元相關聯的一數值(例如，一電壓)時，極性反相可產生錯誤。編碼LRB依據一轉變之存在或不存在而提供無關於極性反相之一編碼輸出，因為解碼精確度是取決於檢測一轉變而不是回復一數值之能力。
反相NRZ-S輸出211對應至一編碼LRB並且代表供用於低率時脈LRC之各個時脈週期的LRB輸入。因此，複數個編碼LRB對應至包含背通道資訊之一低率位元流。如此處所說明地，代表背通道命令及/或資料的LRB之一序列可被配置於訊框中。該訊框結構被組態以便利鏈路126兩端(亦即，節點元件102以及鏈路夥伴120)之同步化。
調變器206被組態以藉由被編碼的LRB 211而調變HR位元序列產生器輸出205，亦即，高率位元(HRB)。例如，如果該編碼LRB 211對應至一邏輯0，則被調變之輸出可對應至輸出205，亦即，真實HRB。如果該被編碼之LRB 211對應至一邏輯1，則被調變的輸出可對應至一互補輸出205，亦即，互補HRB。如於此處之使用，“真實HRB”意謂一調變HR位元，其對應至高率序列產生器輸出205之一位元(亦即，是未互補的)並且“互補HRB”意謂一調變HR位元，其對應至一反相高率序列產生器輸出205位元。
因此，調變模組212被組態以接收來自HRC 124之一高率時脈信號、來自LRC 122之一低率時脈信號以及對應至背通道命令及/或資料的一低率位元流。調變模組212進一步被組態以(串列地或平行地)藉由對應至HRC 124之一時脈率的一串列位元率而產生一HR位元序列，並且藉由具有對應至LRC 122之一時脈率的一位元率之被編碼的LRB而調變HR位元序列以產生調變HR位元流輸出213。因此，調變HR位元流輸出213對應至藉由一低率位元流被調變的一高率位元流。因為HRC時脈率是較高於LRC時脈率， 一LRB可調變複數個HRB。調變HR位元流輸出213則可被提供至PHY電路106之Tx 116以供經由鏈路126而傳送至鏈路夥伴106。
圖2B例示與本揭示各種實施例一致之範例解調變模組214。解調變模組214是圖1的解調變模組114、144之範例。解調變模組214被組態以自例如，PHY電路136中之接收器146而接收一個或多個接收器位元判定RBD 220並且至少部分地基於所接收的RBD而回復(亦即，判定)一背通道命令及/或資料位元(LRB)。各個RBD是相關於一調變HRB(於一HR位元流中)，其經由鏈路126藉由網路控制器104自節點102被傳送並且被鏈路夥伴120之網路控制器134所接收。RBD 220可對應至一調變HRB(亦即，一真實HRB或互補HRB)或可能在沿著鏈路126行進期間已經被損壞，並且因此，可能是一錯誤位元。解調變模組214被組態以至少部分地基於可包含一個或多個錯誤位元之複數個RBD 220而回復背通道命令及/或資料位元LRB。解調變模組214被組態以自一HRC，例如，圖1之鏈路夥伴HR時脈154而接收一高率時脈信號。如此處所說明地，解調變模組214可被組態以供平行操作或串列操作。
相似於調變模組212，於一些實施例中，解調變模組214可包含除以M之電路217。除以M之電路217被組態以自一高率時脈(例如，HRC 124)接收一時脈信號，並且將該時脈率除以M，而產生時脈信號HRCM。如此處所說明，例如，被除時脈信號HRCM可被提供至被組態以平行地處 理MRBD之一平行化之真實HRB檢測器及/或平行化之互補HRB檢測器。
解調變模組214包含一真實HRB檢測器221、一互補HRB檢測器223以及一反相器230。真實HRB檢測器221以及互補HRB檢測器223被組態以接收時脈信號CLK。於一些實施例中，解調變模組214可包含解串列化器219。解串列化器219被組態以接收RBD的一串列位元流並且平行化各M個串列HRB。於這些實施例中，CLK可對應至HRCM時脈信號。於這些實施例中，如此處所說明地，真實HRB檢測器221以及互補HRB檢測器223可被組態以接收HRCM時脈信號並且平行地處理M位元。於這些實施例中，反相器230可被組態以反相M個位元。於其他實施例中，解調變模組214可被組態以串列地處理RBD。於這些實施例中，CLK可對應至HRC時脈信號。於這些實施例中，如此處所說明地，真實HRB檢測器221、互補HRB檢測器223以及反相器230可被組態以在HRC時脈率處理各別的RBD。
真實HRB檢測器221被組態以檢測對應至被傳送之真實HRB的RBD。真實HRB檢測器221被組態以至少部分地基於複數個RBD而判定各個RBD是否對應至一真實HRB。互補HRB檢測器223被組態以檢測對應至被傳送之互補HRB的RBD。互補HRB檢測器223被組態以至少部分地基於複數個反相RBD 225而判定各個RBD 225是否對應至一互補HRB。真實HRB檢測器221以及互補HRB檢測器223被組態以輸出關於在一時間區間中所接收之一些檢測的真實 HRB以及一些檢測的互補HRB之各別的計數(例如，Compt(M)以及Compc(M))。
例如，對於被組態以平行地處理RBD之真實HRB檢測器221以及互補HRB檢測器223，真實HRB檢測器221可被組態以輸出一計數ComptM，其對應至在M個預期的真實HRB以及一對應的MRBD之間的一些差量。同樣地，互補HRB檢測器223可被組態以輸出一計數CompcM，其對應至在M個預期互補HRB以及一對應的MRBD之間的一些差量。
於另一範例中，對於被組態以串列地處理RBD之真實HRB檢測器221以及互補HRB檢測器223，真實HRB檢測器221可被組態以輸出一邏輯數值Compt，其被組態以指示一RBD是否對應至供用於各個RBD 220之一真實HRB。同樣地，互補HRB檢測器223可被組態以輸出一邏輯數值Compc，其被組態以指示一RBD是否對應至供用於各個RBD 220之一互補HRB。
解調變模組214進一步包含轉變檢測電路252以及NRZ-S解碼器電路254。轉變檢測電路252被組態以檢測在真實HRB以及互補HRB之間的一轉變(例如，真實至互補或互補至真實)。一轉變之存在被組態以指示一邏輯0LRB被傳送並且在關於一LRC時脈週期之一時間區間中的一轉變之不存在被組態以指示一邏輯1之LRB被傳送。轉變檢測電路252被組態以接收時脈信號CLK、來自真實HRB檢測器221之一比較真實輸出(Compt(M))以及來自互補HRB檢測 器223之一比較互補輸出(Compc(M))。例如，轉變檢測電路252被組態以接收供用於平行組態之時脈HRCM、ComptM以及CompcM。於另一範例中，轉變檢測電路252被組態以接收供用於串列組態之時脈HRC、Compt以及Compc。如此處所說明地，轉變檢測電路252進一步被組態以至少部分地基於關於供用於平行組態之ComptM以及ComptcM的計數之一比較以及關於供用於串列組態之Compt以及Compc的計數之一比較而檢測一轉變。轉變檢測電路252被組態以提供關於該等計數及/或比較之一輸出。
NRZ-S解碼器電路254被組態以接收LRC時脈信號以及轉變檢測電路252之輸出。NRZ-S解碼器電路254被組態以至少部分地基於轉變檢測電路252之輸出而輸出一適當的(亦即，回復)低率位元(LRB)。例如，如果該輸出指示一轉變，則NRZ-S解碼器電路254可被組態以提供一邏輯0輸出，並且如果該輸出指示關於一LRC時脈週期之一時間週期的一轉變之不存在，則NRZ-S解碼器電路254可被組態以提供一邏輯1輸出。
因此，調變模組212被組態以產生一高率位元流並且調變對應至背通道資訊的低率位元至高率位元流上。於一些實施例中，如此處所說明地，產生及/或調變可因此利用一降低速率時脈而被平行化。解調變模組214被組態以接收複數個接收器位元判定(RBD)並且至少部分地基於對應至真實及/或互補HRB的RBD之檢測，而判定(亦即，檢測)一LRB是否對應至一邏輯1或一LRB是否對應至被傳送的 一邏輯0。如此處所說明地，對應至真實及/或互補HRB的RBD之檢測被組態以檢測在真實以及互補HRB之間的一轉變之存在或不存在。
圖3A例示與本揭示一實施例一致之調變模組312範例。調變模組312是圖2A的調變模組212之一範例並且被組態以供用於串列操作。調變模組312被組態以產生一高率位元序列並且藉由低位元率編碼背通道資訊(亦即，命令及/或資料)而調變高率位元序列。
調變模組312包含一高率(HR)位元序列產生器300，其被組態以產生一高率假性隨機位元序列(PRBS)。當然，被組態以供用於串列操作之其他高率位元序列產生器也可被採用以產生可能是或可能不是隨機之HR位元序列。通常，PRBS產生器被組態以越過一區間但是在複數個區間之上重複而為隨機之位元序列。區間中之一持續(亦即，位元數目)是相關於PRBS產生器之組態。對於一組態，例如，HR位元序列產生器300，該持續是相關於移位暫存器中之一些位元(M)、一些分支以及該等分支之位置。一M位元PRBS產生器可被組態以產生在每區間之一最大K=2M-1位元重複的一隨機位元序列。例如，當M=31並且一分支被安置在位元M-3(亦即，位元28)以及位元M-2(亦即，位元29)之間時，HR位元序列產生器300可具有一相關聯之最大隨機位元區間。當然，其他PRBS產生器可依據可用的記憶體、可用的處理器帶寬等等，而使用不同的位元長度、較多或較少之分支以及一個或多個不同位置。
HR位元序列產生器300包含一移位暫存器302以及一互斥OR模組304。移位暫存器302包含M個位元並且被組態以自一高率時脈(例如，HRC 124)而接收一時脈信號(例如，時脈脈波)。移位暫存器302被組態以響應於自HRC 124輸入之狀態的一改變(例如，HR時脈脈波之上升邊緣)而“轉移”各個位元。例如，移位暫存器302可包含M個D型式正反器，其具有耦合至一相鄰正反器之一輸入的各個正反器之一輸出。至移位暫存器302之一輸入對應至到位元1之一輸入並且位元M之一輸出305對應至移位暫存器302的一輸出。操作時，響應於來自HRC 124之一時脈脈波，位元1之輸出被移位成為位元2，位元2之輸出被移位成為位元3，並且以此類推以供用於移位暫存器302中之各個位元。由於移位暫存器之特性，例如，傳輸延遲以及設定時間，位元m之一新的儲存數值對應至位元m-1之一先前儲存數值(對於2mM)。HR位元序列產生器300包含分支，其被組態以耦合位元M-3以及M之各別的輸出(亦即，輸出305)至XOR 304之各別的輸入並且XOR 304之一輸出307被耦合至移位暫存器302之位元1的輸入。這組態導致具有對應至HRC 124的時脈率之一位元率之一HR位元序列產生器以及每K(=2M-1)個位元(亦即，最大隨機位元區間)重複之一隨機位元序列。當操作時，移位暫存器302藉由至少一非零位元被初始化。以所有零的初始化移位暫存器302導致所有零的一位元序列，亦即，不是隨機。HR位元序列產生器輸出305，例如，一假性隨機高率位元(HRB)之序列，則可藉由編碼背 通道資訊而被調變。
調變模組312也包含不歸零-空間(NRZ-S)編碼器電路308、一反相器310以及一調變器XOR 306。NRZ-S編碼器電路308被組態以接收低率背通道命令及/或資料(亦即，低率位元(LRB)序列)以及低率時脈(例如，LRC 122)，並且提供供用於各個LRC時脈週期(以及，因此各個LRB)之一NRZ-S輸出309。因此，各個LRB之一持續對應至一LRC時脈週期。NRZ-S編碼器電路308被組態以至少部分地基於LRB而轉變NRZ-S輸出309。例如，如果LRB輸入是一邏輯0，則NRZ-S編碼器電路308被組態以轉變NRZ-S輸出309，並且如果LRB輸入對應至一邏輯1則保持其之先前的輸出狀態。因此，NRZ-S輸出309取決於一目前LRB輸入以及NRZ-S編碼器電路308之一先前輸出309。NRZ-S輸出309被提供至一反相器310，產生一反相(亦即，互補)之NRZ-S輸出311。
調變器XOR 306被組態以藉由編碼的LRB 311而調變HR位元序列產生器輸出HRB 305以產生調變HR位元序列輸出313。如果編碼的LRB 311對應至一邏輯0，則調變HR位元序列輸出313對應至輸出305。如果編碼的LRB 311對應至一邏輯1，則調變HR位元序列輸出313對應至一互補輸出305。當然，一XOR模組僅是可被使用而藉由相對低率資料以調變一相對高率位元流之一實行範例，並且於其他實施例中，其他調變器實行例可被使用以藉由相對低率編碼背通道資訊而調變一相對高率位元流。
因此，調變模組312被組態以接收來自HRC 124 之一高率時脈信號、來自LRC 122之一低率時脈信號以及對應至背通道命令及/或資料的一低率位元流。調變模組312進一步被組態以串列地產生具有對應至HRC 124的一時脈率之一位元率的一HR位元序列，並且利用具有對應至LRC 122之一時脈率的一位元率之編碼LRB而調變HR位元序列以產生調變HR位元流輸出313。因此，調變HR位元序列(亦即，串流)輸出313對應至藉由一低率位元流被調變的一高率位元流。調變HR位元流輸出313則可被提供至PHY電路106之Tx 116以供經由鏈路126而傳送至鏈路夥伴106。
圖3B例示與本揭示一實施例一致之解調變模組314範例。解調變模組314是圖2B之解調變模組214的一範例，並且被組態以供串列操作。解調變模組314被組態以接收一接收器位元判定RBD 320(例如，來自PHY電路136中之接收器146)，並且至少部分地基於RBD而回復(亦即，判定)一背通道命令及/或資料位元(LRB)。各個RBD是相關於一調變HRB(於一HR位元流中)，其經由鏈路126利用網路控制器104自節點102被傳送並且藉由鏈路夥伴120之網路控制器134被接收。RBD 320可對應至一調變HRB(亦即，一真實HRB或互補HRB)或可能已在沿著鏈路126行進期間被損壞，並且因此，可能是一錯誤位元。解調變模組314被組態以至少部分地基於可包含一個或多個錯誤位元之複數個RBD而回復背通道命令及/或資料位元LRB。解調變模組314被組態以自一HRC接收一高率時脈信號，例如，圖1之鏈路夥伴HR時脈154。
解調變模組314包含一真實位元檢測器321、一互補位元檢測器323以及一反相器330。真實位元檢測器321被組態以檢測對應至被傳送之真實HRB的RBD。真實位元檢測器321被組態以至少部分地基於複數個RBD而判定各個RBD是否對應至一真實HRB。真實位元檢測器321包含一第一M-位元轉移暫存器322、一第一XOR模組XOR 328以及一第一比較器XOR 326。第一移位暫存器322之組態可對應至移位暫存器302之組態以利用真實位元檢測器321而支援真實HRB之回復。例如，第一移位暫存器322在尺寸(M位元)、分支數目(2)以及分支位置(位元M-3以及M之輸出)上是相似於移位暫存器302。真實位元檢測器321被組態以接收RBD 320，並且響應於HRC時脈脈波(例如，在HRC時脈脈波之上升邊緣)而移位RBD 320成為第一移位暫存器322之位元1，位元1之輸出成為第一移位暫存器322之位元2，等等。第一移位暫存器322以及第一XOR模組328被組態以在第一XOR模組328之輸出產生一預期真實HRB 329。預期真實HRB 329被組態以對應至圖3A之XOR模組304的輸出307，其同時也被輸入至HR位元序列產生器300之移位暫存器302的位元1。於位元錯誤不存在情況，當RBD之一序列對應至真實HRB之一序列時，預期真實HRB 329被組態以對應於至HR位元序列產生器300之移位暫存器302的位元1之輸入。至第一移位暫存器322之位元1的輸入是目前RBD。比較器326被組態以比較預期真實HRB 329以及RBD 320。當於RBD中位元錯誤不存在時，如果預期真實HRB 329是 相同如RBD 320(亦即，RBD 320對應至一真實HRB)，則比較器326輸出Compt對應至一邏輯0，否則對應至一邏輯1。因此，真實位元檢測器321被組態以藉由比較預期真實HRB 329與RBD 320而檢測對應至被傳送之真實HRB的RBD。
互補位元檢測器323被組態以檢測對應至被傳送之互補HRB的RBD。互補位元檢測器323被組態以至少部分地基於複數個反相RBD而判定各個RBD是否對應至一互補HRB。互補位元檢測器323包含一第二M-位元轉移暫存器324、一第二XOR模組XOR 334以及一第二比較器XOR 332。第二移位暫存器324之組態可對應至移位暫存器302之組態以利用互補位元檢測器323而支援互補HRB之回復。例如，第二移位暫存器324在尺寸(M位元)、分支數目(2)以及分支位置(位元M-3以及M之輸出)上是相似於移位暫存器302。互補位元檢測器323被組態以自反相器330接收一反相RBD 325並且響應於HRC時脈脈波而移位該反相RBD 325成為第二移位暫存器324之位元1、位元1之輸出成為第二移位暫存器324之位元2等等。相似於真實位元檢測器321，但是具有對應至互補HRB的調變HR位元流位元，第二移位暫存器324以及第二XOR模組334被組態以在XOR 334之一輸出產生一預期HRB 335。預期HRB 335被組態以對應至圖3A之XOR模組304的輸出307，其同時也是至HR位元序列產生器300的移位暫存器302之位元1的輸入。於位元錯誤不存在情況，當RBD之一序列對應至之互補HRB一序列時，預期HRB 335被組態以對應於至HR位元序列產生器300之移位暫存 器302的位元1之輸入。換言之，預期HRB 335被組態以對應至一反相互補HRB。至第二移位暫存器324之位元1的輸入是反相之目前RBD 325。如果目前RBD 325對應至一互補HRB，則反相之目前RBD對應至HRB(亦即，反相之互補HRB)。比較器332被組態以比較預期HRB 335以及反相RBD 325。當一錯誤不存在時，如果預期HRB 335是相同如反相之RBD 325(亦即，RBD對應至一互補HRB)，則比較器332輸出Compc對應至一邏輯0，否則對應至一邏輯1。因此，互補位元檢測器323被組態以藉由比較預期HRB 335與反相之RBD 325而檢測被傳送之互補HRB。
啟始地，移位暫存器322以及324可能不提供可使用的輸出，因為檢測對應至被傳送之真實或互補HRB之RBD是倚賴於儲存M個RBD之一序列的移位暫存器。在M個RBD已被接收之後，各個轉移暫存器322、324可完全地被增加各別的真實或互補RBD(以及可能是錯誤位元)並且可開始提供可使用的輸出。
通常，如果二輸入是相同(亦即，兩者皆是邏輯0或兩者皆是邏輯1)，則一個二輸入XOR模組之輸出是邏輯0，並且如果該等輸入是不同的(亦即，一輸入是邏輯0並且另一輸入是邏輯1)，則其之輸出是邏輯1。如果至XOR模組之二輸入均是互補，則XOR模組之輸出是相同如當至XOR模組之兩輸入均是未互補(亦即，不被反相)時。例如，當鏈路-感應錯誤不存在時，如果目前RBD 320以及先前的MRBD對應至真實HRB，則第一移位暫存器322將被增加真實HRB， 預期真實HRB 329將對應至目前RBD 320(亦即，一真實HRB)，並且比較器326輸出Compt將是一邏輯0。預期真實HRB 329對應至圖3A之XOR 304的輸出307。繼續這範例，第二移位暫存器324將被增加互補HRB(亦即，反相之HRBs)，輸出335將對應至目前RBD 320而不是反相之目前RBD 325，並且比較器332輸出Compc將是一邏輯1。於另一範例中，當鏈路-感應錯誤不存在時，如果目前RBD 320以及先前MRBD對應至互補HRB，則第一移位暫存器322將被增加互補HRB，而輸出329將對應至一真實HRB而不是對應至目前RBD(互補HRB)，並且比較器326輸出Compt將是一邏輯1。繼續這範例，第二移位暫存器324將被增加真實HRB(反相RBD)，預期HRB 335將對應至反相之目前RBD，並且比較器332輸出Compc將是一邏輯0，因為目前RBD對應至一互補HRB，並且因此，反相之目前RBD 325對應至一反相-互補HRB，亦即，真實HRB。因此，真實位元檢測器321被組態以檢測被傳送之真實HRB並且輸出(Compt)一邏輯0以供用於各個檢測的真實HRB，並且互補位元檢測器323被組態以檢測被傳送之互補HRB以及輸出(Compc)一邏輯0以供用於各個檢測之互補HRB。真實位元檢測器321以及互補位元檢測器323之輸出則可被採用以檢測在真實以及互補HRB之間的轉變，並且因而便利各個LRB以及背通道資訊之回復。
解調變模組314也包含第一向上/向下計數器電路356、第二向上/向下計數器電路358、比較電路360以及 NRZ-S解碼器電路354。第一比較器326輸出Compt被耦合至第一計數器電路356之一輸入並且第二比較器332輸出Compc被耦合至第二計數器電路358之一輸入。第一以及第二計數器電路356、358兩者被組態以接收一HRC時脈信號並且響應於HRC時脈信號(例如，響應於HRC時脈脈波之一上升邊緣)而依據Compt或Compc之一各別的數值以增量(亦即，計數向上)或減量(亦即，計數向下)它們各別的計數(亦即，第一計數以及第二計數)。如果Compt是一邏輯1(亦即，RBD不是一真實HRB)，則第一計數器電路356被組態以向上計數並且如果Compt是一邏輯0(亦即，RBD對應至一真實HRB)，則第一計數器電路356被組態以向下計數。同樣地，如果Compc是一邏輯1，則第二計數器電路358被組態以向上計數(亦即，RBD不是一互補HRB)，並且如果Compc是一邏輯0(亦即，RBD對應至一互補HRB)，則第二計數器電路358被組態以向下計數。因此，如果RBD之一序列對應至真實HRB之一序列，則第一計數器356被組態以向下計數，並且第二計數器358被組態以向上計數以供用於不是一位元錯誤之序列中的各個RBD。同樣地，如果RBD之一序列對應至互補HRB之一序列，則第一計數器356被組態以向上計數，並且第二計數器358被組態以向計數下以供用於不是一位元錯誤之序列中的各個互補RBD。因此，第一計數以及第二計數是相關於在對應至低位元率之一時間區間中所接收的一些檢測之真實HRB以及一些檢測之互補HRB。
第一以及第二計數器356以及358藉由最小以及 最大可允許計數器數值(亦即，計數)被組態。於一些實施例中，最小可允許計數器數值可以是零並且最大可允許計數器數值可以是N。利用計數器356、358以及在計數器數值上之限制被組態以在位元錯誤存在時(例如，在等化器設定調整之前及/或在等化器設定調整之期間)，提供在互補以及真實調變HRB的序列之間轉變的強健檢測。除了僅基於兩相鄰RBD而識別一轉變，其中之一者可以是一位元錯誤，複數個RBD之一序列被採用以改進檢測一轉變之精確度。限定最大和最小計數器數值被組態以藉由目標於轉變而便利在一時間區間中之一轉變或一轉變不存在的檢測。最大可允許計數器數值N可以是相關於移位暫存器302、322以及324中之位元數目M。例如，最大可允許計數器數值可以是大約地三倍的位元數目M，例如，對於M等於31時，為100。因此，一計數器，例如，計數器356以及358，可能不在最大計數器數值向上計數並且可能不在低於最小計數器數值向下計數。
如此處所說明地，LRC之時脈率可以是HRC的時脈率之一分量，因此，各個LRB可能調變HRB之一序列。例如，LRC之時脈率可被組態以便可以是HRC之時脈率的1/1280。於這範例中，各個LRB可調變1280個HRB。限定最大以及最小值可允許計數器數值被組態以便利於在互補以及真實HRB之間的轉變之檢測。
比較電路360被組態以分別地比較第一以及第二計數器356以及358之一第一計數B以及一第二計數A。比較 電路360進一步被組態以提供比較至NRZ-S解碼器電路354之一結果361。如果第二計數A是較小於第一計數B(亦即，A<B)，則比較結果361對應至一邏輯1，並且如果第二計數A是較大於或等於第一計數B(亦即，AB)，則比較結果361對應至一邏輯0。比較結果361之狀態中的一改變被組態以對應於在對應真實HRB的RBD之一序列以及對應至互補HRB的RBD之一序列之間的一轉變，亦即，自真實HRB至互補HRB之轉變或自互補HRB至真實HRB之轉變。因此，第一、第二計數器356、358以及比較電路360被組態以在RBD中之位元錯誤存在時檢測在對應至真實HRB的RBD之一序列以及對應至互補HRB的RBD之一序列之間的轉變。
NRZ-S解碼器電路354被組態以自比較電路360接收比較結果361以及一LRC時脈信號。NRZ-S解碼器電路354被組態以響應於一LRC時脈脈波(例如，LRC時脈脈波之上升邊緣)而至少部分地基於比較結果361以提供一接收的LRB輸出。操作時，NRZ-S解碼器電路354被組態以監視來自比較電路360之比較結果361輸出。如果NRZ-S解碼器電路354在對應至一時脈週期(亦即，LRC時脈週期)的一時間區間之期間，檢測到比較結果361中之一狀態改變(亦即，一轉變)，則NRZ-S解碼器電路354被組態以辨識一對應的傳送LRB作為一邏輯0並且響應於LRC時脈脈波而輸出一邏輯0。如果NRZ-S解碼器電路354在時脈週期之期間沒檢測到比較結果361中之一狀態改變，則NRZ-S解碼器電路354可辨識一對應的傳送LRB為一邏輯1並且響應於LRC時脈 脈波而輸出一邏輯1作為檢測的LRB。因此，解碼器電路354被組態以至少部分地基於第一計數以及第二計數之一比較而回復各個LRB。
例如，如果RBD 320對應至一真實HRB(並且假設於RBD中沒有位元錯誤)，則Compt是一邏輯0並且Compc是一邏輯1。第一計數器356將以HRC率，向下計數，減量B，以及第二計數器358將向上計數，增量A。如果對應至真實HRB之RBD的一序列被接收，則第一計數器356可繼續向下計數，減量B，並且第二計數器358可繼續向上計數，增量A。如果啟始地，只要RBD對應至一真實HRB，當AB(比較電路輸出361對應至一邏輯0)時，則第一計數器356可以HRC率繼續向下計數直至B達到一最小計數為止，例如，零，並且第二計數器358可以HRC率繼續向上計數，直至A達到一最大計數N為止，例如，100。於這情節中，響應於一LRC脈波，比較電路輸出361將不轉變並且NRZ-S解碼器電路354可輸出對應至一LRB的一邏輯1。另一方面，如果啟始地，A<B(比較電路輸出361對應至一邏輯1)，則第一計數器356可向下計數並且第二計數器358可向上計數直至A=B為止，在那個點，比較電路輸出361將自邏輯1轉變至邏輯0。NRZ-S解碼器電路354則可響應於一LRC脈波，而對應至一LRB地輸出一邏輯0。
繼續這範例，如果真實HRB是被傳送，但是RBD包含一些位元錯誤，則對於對應至真實HRB的RBD，第一計數器356將向下計數，減量B，但是對於對應至位元錯誤 的RBD，將向上計數。同樣地，對於對應至真實HRB的RBD，第二計數器358將向上計數，增量A，但是對於對應至位元錯誤的RBD，將向下計數。位元錯誤之一效應是改變在比較電路輸出361將自邏輯1轉變至邏輯0之點(對於啟始地A<B之情況)。因為計數器356、358以HRC率被計數並且該HRC率是以一因數(例如，1280)較高於LRC率，基於比較電路輸出361中之轉變，藉由一些HRC區間在轉變點中之變化可能不主要地影響辨認被傳送的LRB(亦即，背通道資訊位元)是一邏輯0。
一轉變之存在被組態以指示邏輯0之LRB之傳送並且在大約一LRB區間(亦即，一LRC週期)中之一轉變的不存在被組態以指示邏輯1之傳送。啟始地，在多於一區間(例如，二個區間)中的一轉變之不存在，可指示對應至一邏輯1的被傳送之LRB。取決於計數器之啟始數值，對於大於一LRC時脈週期之一時間區間，NRZ-S解碼器電路354可能不精確地辨識一邏輯1(無轉變)。換言之，啟始地，對於大於一個LRC時脈週期之一時間區間，一轉變之不存在可指示被傳送之LRB是一邏輯1。
因此，解調變模組314被組態以接收關於可包含位元錯誤之一調變HR位元序列的RBD之一序列(亦即，可包含至少一真實HRB以及至少一互補HRB之一調變HRB之序列)。解調變模組314進一步被組態以解調變被調變HR位元序列以至少部分地基於一些真實HRB以及一些互補HRB而回復一低率位元流(其包含背通道資訊)。解調變模組314被 組態以至少部分地基於在互補以及真實(或真實以及互補)傳送的調變HRB之間所接收的RBD中之一轉變的存在或不存在，而檢測一傳送的LRB是否為一邏輯0或一邏輯1。檢測轉變被組態以容納及/或補償可能出現自真實以及互補信號之相交接線(例如，於印刷電路板中)之極性反相。利用複數個接收的RBD以便檢測轉變被組態以提供與接收的調變HRB相關聯之位元錯誤存在時之強健性，亦即，在等化器調整之前及/或在等化器調整之期間。因此，利用本揭示之技術，背通道資訊可在等化器調整之前及/或在等化器調整之期間，以鏈路率操作而在一鏈路上可靠地被通訊。
圖4A例示與本揭示一實施例一致而被組態以供用於平行操作之一調變模組412範例。調變模組412包含除以M之電路401、一平行高率位元序列產生器400、NRZ-S編碼器電路408、一反相器410、一調變器406以及一M對1串列化器415。調變模組412被組態以產生一高率位元序列、藉由編碼背通道資訊而調變HR位元序列並且提供該調變HR位元序列，例如，至傳送器116以在鏈路126上傳送。
除以M之電路401被組態以自一高率時脈(例如，HRC 124)接收一時脈信號，而將HRC時脈信號除以M並且提供該被除之時脈信號(HRCM)至高率位元序列產生器400。例如，M可以是40。當然，至少部分地基於時脈率中之所需的降低以及可用的資源(包含，例如，暫存器、反相器、XOR模組等等)，其他的M數值也可被使用。HR位元序列產生器400被組態，以在各個HRCM時脈週期平行地產生HR 位元序列之M位元。此平行化被組態以在相對地較少於HRC時脈率(例如，以一M因數)之一時脈率而便利一HR位元序列之產生。HR位元率藉由於各個HRCM時脈週期中平行產生M位元而被維持。
HR位元序列產生器400包含多數個(例如，M個)暫存器402以及包含M個下一個狀態功能之下一個狀態功能電路404。暫存器402被組態以儲存M個HRB，各個HRB關於一各別的傳送HRB，且各個HRCM時脈週期輸出M個HRB 405。從暫存器402輸出之M個位元對應至一目前狀態且輸入至暫存器402之M個位元對應至高率位元序列之M個位元的下一個狀態。相似於圖3A之移位暫存器302，當他們的輸入407改變時，暫存器402之輸出405不瞬時改變。下一個狀態功能電路404可被組態以接收M個目前狀態HRB 405且至少部分地基於M個目前狀態HRB 405，產生平行的M個下一個狀態HRB 407。下一個狀態功能電路404可以為非同步且可以在關聯於暫存器402之一設定時間之後因此輸出M個下一個狀態HRB 407，該設定時間較少於HRCM之一時脈週期。下一個狀態功能電路404可被組態以，平行地，對於HRCM之各個時脈週期產生高率位元序列之M個HRB(亦即，下一個狀態HRB 407)。例如，下一個狀態功能404可被組態以產生M個假性隨機下一個狀態HRB。當然，依據M個下一個狀態功能404的可用資源及/或組態其他的HR位元序列可以被產生。HR位元序列產生器400被組態以在各個HRCM時脈週期輸出M個目前狀態HRB 405至調變器406。
NRZ-S編碼器電路408被組態以接收背通道資訊(亦即，低率資料)及低率時脈信號。NRZ-S編碼器電路408進一步被組態以編碼LRB，接著將被編碼LRB反相且提供反相編碼LRB輸出411至調變器406，如此處所說明者。例如，調變器406包含M個XOR模組，各個XOR模組被組態以接收反相編碼LRB輸出411以及來自HR序列產生器400之各別的目前狀態HRB且將反相編碼LRB輸出411與各別的目前狀態HRB進行XOR運算。M個目前狀態HRB 405之各個目前狀態HRB是HR位元序列之一HRB。因此，調變器406被組態以反相編碼LRB輸出411平行地調變M個HRB。調變器406被組態以平行地輸出M個調變HRB。串列化器415被組態以接收平行的M個調變HRB且依對應至HRC時脈頻率之一時脈頻率轉變平行的HRB至串列的HRB 413。串列化HRB 413接著可被提供至傳送器116以供經由鏈路126傳送。
因此，調變模組412被組態以產生具有平行的M個位元之一高率位元序列且以低率背通道資訊調變HR位元序列。產生平行的HR位元序列之M個位元被組態以允許對於HR位元序列產生器400有一M倍係數之更緩慢時脈率。
圖4B例示與本揭示實施範例一致之被組態供平行操作之一解調變模組414。解調變模組414是圖2B之解調變模組214之一個範例且被組態以供平行操作。解調變模組414被組態以自，例如，PHY電路136中之接收器146，接收複數個接收器位元判定RBD 420且至少部分地基於可包含 一個或多個錯誤位元之RBD而回復(亦即，判定)一背通道命令及/或資料位元(LRB)。解調變模組414包含除以M之電路417、解串列化器419、真實HRB檢測器421、反相器430、互補HRB檢測器423、轉變檢測電路452及NRZ-S解碼器電路454。
除以M之電路417被組態以自一高率時脈，例如，HRC 124，接收一時脈信號以將HRC時脈信號除以M且提供被除時脈信號(HRCM)至真實HRB檢測器421、互補HRB檢測器423及轉變檢測電路452。解串列化器419被組態以接收多數個(例如，M個)串列的RBD 420且平行地輸出M個RBD。M個平行化RBD 420’接著可平行地被提供至真實HRB檢測器421(亦即，對應至M個下一個狀態RBD 420’)且平行地至反相器430。反相器430被組態以平行地將M個RBD之各者反相，且因此，提供對應至M個被反相下一個狀態RBD 425之M個被反相RBD作為輸出。
真實HRB檢測器421包含M個暫存器422，其被組態以儲存M個RBD(亦即，對應至目前狀態HRB 427之M個RBD)；下一個狀態功能電路428，其被組態以判定M個預期真實下一個狀態HRB 429；以及計數位元差量電路426，其被組態以比較M個預期真實下一個狀態HRB 429與M個所接收下一個狀態RBD 420’且提供一差量計數。暫存器422及下一個狀態功能電路428相似於圖4A之暫存器402與下一個狀態功能電路404而被組態以便利藉由真實HRB檢測器421檢測真實HRB。自暫存器422輸出之M個位元對應至一 目前狀態且輸入至暫存器422之M個位元對應至高率位元序列之下一個狀態M個位元。
例如，啟始地，解串列化器419可以響應於對應至來自除以M之電路417之HRCM之一第一時脈脈波而提供可以儲存於暫存器422之首先M個RBD 420’作為輸出。這些首先之M個RBD接著可對應至一目前狀態HRB 427且可供用於下一個狀態功能電路428(例如，在設定時間之後)。下一個狀態功能電路428被組態以至少部分地基於M個目前狀態HRB 427而判定預期下一個狀態HRB 429。於一第二HRCM時脈脈波，一第二M個RBD可得自解串列化器419。這些第二M個RBD接著可對應至下一個狀態RBD 420’。至少部分地基於第一M個RBD被判定之該預期下一個狀態HRB 429可藉由下一個狀態功能電路428被提供至計數位元差量模組426。響應於第二HRCM時脈脈波，計數位元差量模組426可被組態以位元接位元地比較M個預期下一個狀態HRB 429與第二M個RBD(亦即，實際之下一個狀態RBD)，且對於各個差量增量一計數，產生一比較結果ComptM。ComptM對應至在M個下一個狀態RBD 420’與M個預期下一個狀態HRB 429之間的一些差量。
計數位元差量模組426被組態以提供對於一HRCM時脈區間在下一個狀態RBD 420’與預期下一個狀態HRB 429之間對應至位元差量計數之一個二進制表示ComptM作為輸出。ComptM可至少部分地基於被處理之平行RBD的數目M，包含複數個位元(例如，x位元)，位元數 目為x。ComptM被調整大小以容納一最大數目位元差量，亦即，被組態以代表M。例如，對於M=40，ComptM可包含6位元(亦即，x=6)，因為6位元可以代表高至63(無符號整數)。ComptM接著可被提供以轉變檢測電路452。
相似地，互補HRB檢測器423包含M個暫存器424，其被組態以儲存M個被反相RBD；下一個狀態功能電路434，其被組態以判定M個預期下一個狀態HRB 435；以及計數位元差量電路432，其被組態以比較M個預期下一個狀態HRB 435與M個被反相接收下一個狀態RBD 425且提供一差量計數。相似於圖3B之互補HRB檢測器323，互補HRB檢測器423被組態，當相關聯的RBD對應至互補HRB時使用可以對應至被反相互補HRB，亦即，真實HRB，之被反相RBD以檢測互補HRB。暫存器424與下一個狀態功能電路434相似於圖4A之暫存器402與下一個狀態功能電路404而被組態以便利藉由互補HRB檢測器423以檢測互補HRB。自暫存器424輸出之M個位元對應至一目前狀態且輸入至暫存器424之M個位元對應至高率位元序列之M個位元的下一個狀態。互補HRB檢測器423被組態以相似於真實HRB檢測器421而操作，除了具有M個被反相RBD 425作為輸入，且因此被組態以檢測互補HRB。計數位元差量模組432被組態以提供在被反相下一個狀態RBD 425與預期互補下一個狀態HRB 435之間對應至位元差量計數之一個二進制表示(例如，x位元)ComptM作為輸出。CompcM接著可被提供至轉變檢測電路452。
轉變檢測電路452包含比較電路460及向上/向下計數器電路457。比較電路460被組態以分別地自真實HRB檢測器421與互補HRB檢測器423接收ComptM與CompcM。比較電路460被組態，如果ComptM是大於或等於CompcM以提供一邏輯0作為輸出且如果ComptM是小於CompcM則提供一邏輯1作為輸出。
向上/向下計數器電路457被組態，如果ComptM是大於或等於CompcM則響應於來自HRCM之一時脈脈波而向下計數，且如果ComptM是小於CompcM則向上計數。向上/向下計數器電路457可包含一最大計數數值N及一最小計數數值負N(亦即，-N)。因此，向上/向下計數器電路457之一計數可以包含式地在-N至+N範圍。此計數數值限制被組態以便利檢測在真實與互補HRB之間的轉變。向上/向下計數器電路457被組態，如果計數數值是小於零則提供一邏輯1作為輸出461，否則，亦即，計數數值大於或等於零，提供一邏輯0。向上/向下計數器電路457之輸出461可以響應於一時脈脈波HRCM，亦即，當向上/向下計數器電路457被組態以更動其之計數數值時而改變狀態。因此，當其之計數數值自大於或等於零減少至較少於零或自較少於零增加至零時，向上/向下計數器電路457之輸出461可以響應於時脈脈波HRCM而改變狀態。
例如，如果，位元錯誤不存在，M個下一個狀態RBD 420’對應至所傳送真實HRB，則M個預期真實下一個狀態HRB 429可以對應至M個下一個狀態RBD 420’且計數 位元差量模組426可以輸出一個零值ComptM。繼續這範例，M個被反相下一個狀態RBD 425接著可能不對應至互補HRB檢測器423之M個預期下一個狀態HRB 435且計數位元差量模組432可能輸出代表一M數值之一CompcM。因為ComptM=0是較少於CompcM=M，比較電路460接著可提供一邏輯1至向上/向下計數器電路457作為輸出。向上/向下計數器457接著可響應於一HRCM時脈脈波而向上計數一。如果啟始地，向上/向下計數器電路457之計數大於或等於零，則向上/向下計數器電路457之輸出可以保持零。
繼續這範例，如果一個或更多個族群之M個RBD被接收，其對應至傳送互補HRB，則各M個下一個狀態RBD 420’可能不再對應至各別的M個預期真實下一個狀態HRB 429且計數位元差量模組426可以輸出大於零且小於或等於M之ComptM。各個M個被反相下一個狀態HRB425接著可對應至互補HRB檢測器423之各別的M個預期下一個狀態HRB 435且計數位元差量模組432可以輸出零值之各別的CompcM(或接近零，取決於位元錯誤及/或是否傳送HRB在一各別的M個RBD之內從真實轉變至互補)。比較電路460接著可對於各個M個RBD輸出一各別的邏輯0，其中一各別的ComptM是大於或等於一各別的CompcM。向上/向下計數器電路457接著可對於各個比較，其中一各別的ComptM是大於或等於一各別的CompcM(只要計數數值是大於-N)，響應於HRCM而向下計數。如果啟始地，向上/向下計數器電路457之計數大於或等於零，則當計數數值到達-1時向上/ 向下計數器電路457之輸出可能轉變。這轉變被組態以指示在真實與互補HRB之間RBD之一轉變。相似於圖3B之真實HRB檢測器321之XOR 328與互補HRB檢測器323之XOR 334，下一個狀態功能電路428可以等於下一個狀態功能電路434。
NRZ-S解碼器電路454被組態以從向上/向下計數器電路457接收輸出461及LRC時脈信號。NRZ-S解碼器電路454進一步被組態以至少部分地基於向上/向下計數器電路457之輸出461響應於LRC時脈信號而提供一LRB輸出。例如，當輸出461從零至1或從1至零轉變時，NRZ-S解碼器電路454被組態以響應於一LRC時脈脈波而輸出對應至一邏輯0之一LRB。繼續這範例，如果輸出在關於LRC之一時脈週期之一時間區間不轉變，則NRZ-S解碼器454可被組態以輸出對應至一邏輯1之一LRB。
因此，解調變模組414被組態以接收關於可包含位元錯誤之一調變HR位元序列之一RBD序列(亦即，可包含至少一真實HRB及至少一互補HRB之調變HRB序列)。解調變模組414進一步被組態以平行地解調變多數個(例如，M個)RBD，以至少部分地基於一些真實HRB及一些互補HRB而回復一低率位元流(其包含背通道資訊)。解調變模組414被組態以至少部分地基於在互補與真實(或真實與互補)傳送調變HRB之間多數個接收RBD中轉變之存在或不存在而檢測一傳送LRB是一邏輯0或一邏輯1。平行處理M個RBD被組態以便利在對應至HRC除以M之一時脈率的解調變模 組414之操作。利用複數個接收RBD以便檢測轉變被組態以提供關聯於接收調變HRB之位元錯誤存在之強健性，亦即，在等化器調整之前及/或在等化器調整期間。因此，利用本揭示之教示，背通道資訊可以在等化器調整之前及/或在等化器調整期間以鏈路速率操作而可靠地在一鏈路之上被通訊。
圖5例示與本揭示實施例相容之背通道位元序列及訊框結構之一範例500。應注意到，圖5中時間軸是自右方至左方(亦即，時間沿著時間軸移動至左方而增加)。圖5進一步例示與本揭示各種實施例相容之一訊框結構。各個訊框502包含84位元且包含複數個欄。該等欄包含一開始位元504(具有對應至邏輯0之數值)、一訊框型式欄506(這範例中是八位元)、一資料欄508(這範例中是包含四位元組)、一同位元510、一零位元512及一停止位元欄514(其包含41個邏輯1之位元)。訊框型式欄506及資料欄508被組態以攜帶背通道資訊。
訊框502中各個位元對應至一個LRB。這範例500中，LRB之一序列520包含對應至訊框502、先前訊框522的一部份及依序訊框524的一部份之LRB。NRZ-S波形530例示藉由，例如，NRZ-S編碼器電路208，如此處所說明者，被編碼之LRB序列520。時間區間532例示邏輯0LRB序列NRZ-S輸出(亦即，對於各個位元之NRZ-S輸出之轉變)且時間區間534例示對於邏輯1之LRB序列NRZ-S輸出(對於位元，NRZ-S無轉變)。
該訊框結構被組態以便利取得訊框同步。得到訊框同步之失效可指示圖1之節點102與鏈路夥伴120是以不同的位元率操作。例如，節點元件102與鏈路夥伴120可被組態而以他們各別的最大鏈路操作率開始一鏈路初始化週期。如果他們各別的最大鏈路操作率不同，則試圖取得訊框同步可能失敗。操作率可基於訊框同步失效資訊被調整，因而節點102與鏈路夥伴120以相同位元率且訊框同步之操作可接著被達成。例如，如果在鏈路二端之位元率不同，則節點元件102與鏈路夥伴120可能無法達成位元同步且背通道模組108、138可能結果無法達成訊框同步。因此，這訊框同步失效可被使用以指示不韌體位元率。
一旦操作位元率已經被調整因而節點102與鏈路夥伴120以相同鏈路率操作，則背通道通訊可被採用以便利在節點102與鏈路夥伴120兩者之等化器調整。因為背通道資訊被組態以調變HR位元序列，當等化器設定至少部分地基於背通道通訊被調整時，該HR位元序列可被採用於判定等化品質。
上述實施範例被組態以提供連續的，且至少部份同時的，在一節點元件及一鏈路夥伴之間的背通道通訊與鏈路初始化通訊。低的位元率背通道通訊可因此藉由以對應至背通道資訊之LRB而調變HRB，以在高的位元率(鏈路率)使用一鏈路操作而被容納。因此，當在鏈路初始化期間提供強健背通道通訊時，模式切換可被避免。
圖6是依據本揭示各種實施例之一調變操作流程 圖600。尤其是，流程圖600例示在一鏈路初始化週期之期間一調變模組之調變操作。這實施例之操作包含產生一高率位元序列602。操作604包含編碼具有背通道資訊之一低率位元流。該低率可對應至該高率之一分量。操作606包含以被編碼低率位元流調變HR位元序列。操作608包含提供該調變HR位元序列至PHY Tx電路以傳送至一鏈路夥伴。
流程圖600之操作被組態以產生一HR位元序列且以包含背通道資訊之被編碼低的位元率串流調變該HR位元序列，因此便利以對應至高位元率之一鏈路率傳送背通道資訊。
圖7是依據本揭示各種實施例之解調變操作700之流程圖。尤其是，流程圖700例示在一鏈路初始化週期之期間的一解調變模組操作實施例。這實施例之操作包含接收關於含有至少一真實HRB與至少一互補HRB之一接收調變HR位元序列之一接收器位元判定(RBD)序列702。各個HRB對應至及/或關於流程圖600之一傳送調變HR位元流位元。這實施例之操作包含至少部分地基於檢測在真實HRB與互補HRB之間轉變存在或不存在而解調變HR位元序列以回復一低率位元流704。該低率位元流包含背通道資訊。
流程圖700之操作被組態以藉由檢測在一真實HRB序列與一互補HRB序列之間的轉變而回復對應至背通道資訊之被傳送LRB。該背通道資訊可以，先前於及/或在等化器設定調整期間，在接收器位元判定中位元失誤存在時被回復。
圖8是依據本揭示各種實施例另一解調變操作流程圖800。尤其是，流程圖800例示圖7操作704之一個範例。這實施例操作包含至少部分地基於複數個RBD 802而判定是否各個RBD對應至一真實HRB。操作804包含反相各個RBD。操作806包含至少部分地基於多數個被反相RBD而判定是否各個被反相RBD對應至一互補HRB。這實施例之操作808包含提供關於對應至低率之時間區間被接收之一些檢測真實HRB與一些檢測互補HRB之一第一計數以及一第二計數。操作810包含至少部分地基於第一計數與第二計數之比較而回復低率位元流中之各個低率位元(LRB)。在相對計數數值之間的轉變(例如，第一計數大於或等於第二計數轉變至第一計數小於第二計數)被組態以指示一LRB對應至一邏輯0且對應至一LRB區間之一時間週期轉變不存在可指示對應至一邏輯1的一LRB，如此處所說明。
流程圖800之操作被組態以回復低率位元流之LRB，其包含藉由低率位元流調變之HR位元流中位元失誤存在之背通道資訊。
圖9是依據本揭示各種實施例之一背通道操作流程圖900。尤其是，流程圖900例示在一鏈路初始化週期之期間一節點元件及/或鏈路夥伴之操作實施例。這實施例操作開始於鏈路啟動902。這實施例操作包含啟動背通道通訊904。例如，一背通道模組被組態以發信號給一調變器模組以產生HR位元序列(以一HRC時脈率)且可提供背通道命令及/或資料(LRB)至該調變器模組以調變於HR位元序列。
操作906包含建立一鏈路率。該鏈路率對應至於資料模式之一鏈路位元率，亦即，被組態為高率。於一些實施例中，一節點元件與鏈路夥伴可被組態以在他們各別的最大鏈路操作率開始鏈路初始化週期。該節點元件與鏈路夥伴可被組態以採用與背通道通訊相關的訊框結構以同步訊框且因而判定一正確操作率。在節點元件與鏈路夥伴時脈率之不匹配一般可能導致在節點元件與鏈路夥伴之間位元同步失效，其接著導致背通道訊框同步失效。此一訊框同步失效接著可被，例如，一背通道模組所採用，以指示不匹配位元率。
操作908包含調整等化器設定。一旦鏈路操作率已經被建立，節點元件及/或鏈路夥伴可被組態以調整他們各別的等化器設定。當等化器設定被調整時，背通道通訊可被進行而便利等化。操作910包含判定等化品質。例如，藉由背通道資訊被調變之高率位元流可被採用以判定等化品質。HR位元流之位元率對應至鏈路之資料模式操作率，因此等化器調整與等化品質判定可在背通道資訊被通訊相同時間使用HR位元流被進行。流程圖之操作可接著返回912。
流程圖900之操作被組態以使用被調變至一HR位元序列之低位元率背通道命令及/或資料進行鏈路初始化功能。該鏈路初始化功能可使鏈路在或接近其之資料模式鏈路率操作而被進行。與本揭示之教導一致地，調變低位元率背通道資訊至HR位元序列被組態以提供在鏈路初 始化週期之期間的背通道資訊強健通訊。
雖然圖6、7、8及9例示依據各種實施例之操作，應了解，不是所有圖6、7、8及/或9例示之操作對於其他的實施例是必須的。此外，此處完全地希望於本揭示的其他實施例中，圖6、7、8及/或9所例示之操作，及/或上面說明的其他操作可依不明確地被例示於任何圖形之方式被組合，且此等實施例可包含比例示於圖6、7、8及/或9更少或更多之操作。因此，針對不精確地被例示於一圖形之特點及/或操作的請求專利範圍被認為在本揭示的範疇與內容之內。
上面提供系統結構與方法範例，但是，對於本揭示之修改是可能的。例如，節點102及/或鏈路夥伴120也可以包含一主機處理器、晶片組電路和系統記憶體。該主機處理器可包含一個或多個處理器核心且可被組態以執行系統軟體。該系統軟體可包含，例如，操作系統碼(例如，OS核心碼)及本地區域網路(LAN)驅動器碼。LAN驅動器碼可被組態以控制，至少部分地，網路控制器104、134之操作。系統記憶體可包含被組態以儲存一個或多個資料封包之I/O記憶體緩衝器，該等資料封包藉由網路控制器104、134被傳送，或接收。該晶片組電路通常可包含“北橋”電路(未被展示)以控制在處理器、網路控制器104、134及系統記憶體之間的通訊。
節點102及/或鏈路夥伴120可進一步地包含一操作系統(OS，未被展示)以管理進行於，例如，節點102之系統資源及控制作業。例如，OS可使用微軟(Microsoft)視窗、 HP-UX、Linux、或UNIX被製作，而其他的操作系統也可被使用。於一些實施例中，OS可由一虛擬機器監視器(或超級監督器)所取代，其可提供用於下面硬體層之摘要層至執行於一個或多個處理單元之各種操作系統(虛擬機器)。該操作系統及/或虛擬機器可實作一個或多個協定堆疊。一協定堆疊可執行一個或多個程式以處理封包。一協定堆疊之範例是一TCP/IP(輸送控制協定/網際網路協定)協定堆疊，其包括一個或多個程式以處理(例如，處理或產生)封包以在一網路之上傳送及/或接收。一協定堆疊可另外地被包括於一特定子系統，例如，一TCP卸載引擎及/或網路控制器104。該TCP卸載引擎電路可被組態以提供，例如，封包輸送、封包分段、封包重組合、錯誤檢查、傳送認可、傳送重試，等等，而不需要主機CPU及/或軟體涉入。
該系統記憶體可包括一個或多個下面型式的記憶體：半導體韌體記憶體、可程式規劃記憶體、非依電性記憶體、唯讀記憶體、電氣規劃記憶體、隨機存取記憶體、快閃記憶體、磁碟片記憶體、及/或光學碟片記憶體。另外或不同的系統記憶體可包括其他的及/或稍後-開發型式之電腦-可讀取記憶體。
此處說明之操作實施例可被製作於一系統，該系統包含，各別或組合地，具有指令儲存在其上之一個或多個儲存裝置，當該等指令藉由一個或多個處理器被執行時則進行方法。該處理器可包含，例如，網路控制器104、134中之一處理單元及/或可程式規劃電路及/或其他的處理單 元或可程式規劃電路。因此，依據此處說明方法，操作可被分佈跨越複數個實際裝置，例如在許多不同的實際位置之處理結構。該儲存裝置可包含任何型式之實體，非暫態儲存裝置，例如，任何型式之碟片，包含軟碟片、光學碟片、小型碟片唯讀記憶體(CD-ROM)、小型碟片可重寫(CD-RW)記憶體、及磁式-光學碟片、半導體裝置，例如唯讀記憶體(ROM)、隨機存取記憶體(RAM)，例如動態及靜態RAM、可清除可規劃唯讀記憶體(EPROM)、電氣地可清除可規劃唯讀記憶體(EEPROM)、快閃記憶體、磁式或光學卡，或適用於儲存電子式指令之任何型式儲存裝置。
於一些實施例中，一硬體描述語言可被使用以對於此處說明之各種模組及/或電路而指定電路及/或邏輯製作。例如，於一個實施例中，硬體描述語言可遵循或相容於一非常高速率積體電路(VHSIC)硬體描述語言(VHDL)，其可引動此處說明之一個或多個電路及/或模組之半導體製造。VHDL可遵循或相容於IEEE標準1076-1987、IEEE標準1076.2、IEEE1076.1、VHDL-2006之IEEE草案3.0、VHDL-2008之IEEE草案4.0及/或其他版本的IEEE VHDL標準及/或其他的硬體描述標準。
“電路構件”或“電路”，如被使用於此處任何實施例中，可包括，例如，單一式或任何組合式，硬體接線電路、可程式規劃電路、狀態機器電路、及/或儲存可程式規劃電路被執行指令之韌體。“模組”，如此處之使用，可包括，單一式或任何組合式電路及/或數碼及/或指令集(例如， 軟體、韌體，等等)。
網路系統(及方法)，與本揭示之教導一致，被組態以在鏈路初始化期間於一節點元件與一鏈路夥伴之間提供連續的背通道通訊。於各種實施例中，與背通道通訊相關的低率資料與命令可被調變至高率位元流，其被採用於，例如，調整等化器設定。背通道資訊之低位元率被組態以在等化器設定調整之前及/或在等化器設定調整期間，在鏈路初始化期間，以鏈路率提供背通道資訊之強健通訊。於接收調變HR位元序列之錯誤存在之背通道資訊之強健通訊，例如，等化之前，可因此被提供且在背通道通訊期間之模式轉移可被避免。
該系統及方法可被組態以容納產生自印刷電路板中真實及互補信號相交接線之極性反相。於一些實施例中，該系統及方法可被組態以容納在鏈路二端時脈率之不匹配。於一些實施例中，判定等化品質可藉由背通道資訊與高率位元流的同時傳送而得利。
因此，本揭示提供一範例網路控制器。該範例網路控制器包含一調變模組及傳送電路，其被組態以在一鏈路初始化週期之期間傳送調變之第一高率位元序列至一鏈路夥伴。該調變模組包含被組態以產生一第一HR位元序列之一高率(HR)位元序列產生器、被組態以編碼一第一低率(LR)位元流之編碼器電路、包括背通道資訊之第一LR位元流、及被組態以調變被編碼之第一低率位元流至第一高率位元序列之調變電路。
本揭示同時也提供一範例方法。該範例方法包含藉由一高率(HR)位元序列產生器，以產生一第一HR位元序列；藉由編碼器電路，以編碼一第一低率位元流，該第一低率位元流包括背通道資訊；藉由調變電路，以調變該編碼之第一低率位元流至該第一HR位元序列上；以及藉由傳送電路，以在一鏈路初始化週期之期間傳送該調變之第一HR位元序列至一鏈路夥伴。
本揭示同時也提供一範例系統，其包括具有各別地或組合地被儲存指令在其上之一個或多個儲存裝置，當該等指令藉由一個或多個處理器被執行時，將導致包括下列之操作：產生一第一高率位元序列；編碼一第一低率位元流，該第一低率位元流包括背通道資訊；調變該編碼之第一低率位元流至第一HR位元序列上；以及在一鏈路初始化週期之期間，傳送該調變之第一HR位元序列至一鏈路夥伴。
本揭示同時也提供一節點範例。該節點一處理器；一記憶體；以及一網路控制器。該網路控制器包含一調變模組以及傳送電路，其被組態以在一鏈路初始化週期之期間傳送該調變之第一高率位元序列至一鏈路夥伴。該調變模組包含被組態以產生一第一HR位元序列之一高率(HR)位元序列產生器、被組態以編碼一第一低率(LR)位元流之編碼器電路(該第一LR位元流包括背通道資訊)、以及被組態以調變該被編碼之第一低率位元流至第一高率位元序列上之調變電路。
此處被採用之用詞以及表示是被使用作為說明並且不是作為限制，且使用此等用詞以及表示時，不欲排除被例示及被說明之任何特點等效者(或其部份)，且認為各種修改是可能在申請專利範圍的範疇之內。因此，申請專利範圍是欲涵蓋所有此些等效者。
各種特點、論點、以及實施例已於此處被說明。如那些熟習本技術者所了解，該等特點、論點、以及實施例是可彼此相組合以及可加以變化及修改。本揭示因此可被考慮包含此等組合、變化、以及修改。
100‧‧‧網路系統
102‧‧‧網路節點元件
104‧‧‧網路控制器
106‧‧‧PHY電路
108‧‧‧背通道模組
110‧‧‧等化器設定模組
112‧‧‧調變模組
114‧‧‧解調變模組
116‧‧‧傳送電路(Tx)；傳送器
118‧‧‧接收電路(Rx)
120‧‧‧鏈路夥伴
122‧‧‧低率時脈(LRC)
124‧‧‧高率時脈(HRC)
126‧‧‧鏈路
128‧‧‧系統處理器
130‧‧‧系統記憶體
134‧‧‧網路控制器
136‧‧‧PHY電路
138‧‧‧背通道模組
140‧‧‧等化器設定模組
142‧‧‧調變模組
144‧‧‧解調變模組
146‧‧‧接收器
148‧‧‧傳送器
152‧‧‧低率時脈
154‧‧‧高率時脈

Claims (16)

  1. 一種網路控制器，其包括：一調變模組，其包括：一高率(HR)位元序列產生器，其經組態以產生一第一HR位元序列，編碼器電路，其經組態以編碼一第一低率(LR)位元流，該第一LR位元流包括背通道資訊，及調變電路，其經組態以調變經編碼之該第一低率位元流至該第一高率位元序列上；傳送電路，其經組態以在一鏈路初始化週期之期間傳送經調變之該第一高率位元序列至一鏈路夥伴；一背通道模組，其經組態以提供背通道資訊至該調變模組，該背通道資訊包括背通道命令與背通道資料之至少一者，其經組態以在該鏈路初始化週期之期間至少進行建立一鏈路速率、交換鏈路能力、便利等化器調整及判定等化的品質中之一者；以及一等化器設定模組，其經組態以在該鏈路初始化週期之期間採用經調變之該第一HR位元序列以調整等化器設定。
  2. 如請求項1之網路控制器，其中該編碼器電路被組態以至少部分地基於該LR位元流中之一低率位元，而轉變該編碼器電路之一輸出。
  3. 如請求項1之網路控制器，進一步包括： 一解調變模組，其經組態以接收關於經接收的一調變第二高率(HR)位元序列之接收器位元判定(RBD)的一序列，該調變第二HR位元序列包括真實高率位元(HRB)之至少一者以及互補HRB之至少一者；該解調變模組進一步經組態以至少部分地基於檢測在對應至真實HRB的RBD與對應至互補HRB的RBD之間的一轉變之存在或不存在，而解調變該第二HR位元序列以回復一第二低率位元流，該第二低率位元流包括背通道資訊。
  4. 如請求項3之網路控制器，其中該解調變模組包括：一真實位元檢測器，其經組態以至少部分地基於複數個RBD，而判定各個RBD是否對應至一真實HRB；一反相器，其經組態以將各個RBD反相；一互補位元檢測器，其經組態以至少部分地基於多數個反相RBD，而判定各個RBD是否對應至一互補HRB；第一與第二計數器電路，其經組態以提供關於在對應至該低率之一時間區間中所接收的一些檢測真實HRB與一些檢測互補HRB之各別的一第一計數與一第上計數；以及解碼器電路，其經組態以至少部分地基於該第一計數與該第二計數之一比較，而回復該低率位元流中之各低率位元(LRB)。
  5. 如請求項3之網路控制器，其中該調變模組被組態以用 於平行操作或串列操作並且該解調變模組被組態以用於平行操作或串列操作。
  6. 一種用於通訊之方法，其包括：藉由一高率(HR)位元序列產生器以產生一第一HR位元序列；藉由編碼器電路以編碼一第一低率位元流，該第一低率位元流包括背通道資訊；藉由調變電路以調變經編碼之該第一低率位元流至該第一HR位元序列上；藉由傳送電路以在一鏈路初始化週期之期間傳送經調變之該第一HR位元序列至一鏈路夥伴；藉由一背通道模組以提供背通道資訊至該調變模組，該背通道資訊包括背通道命令與背通道資料之至少一者，其經組態以在該鏈路初始化週期之期間至少進行建立一鏈路速率、交換鏈路能力、便利等化器調整及判定等化的品質之一者；並且藉由一等化器設定模組，以在該鏈路初始化週期之期間採用經調變之該第一HR位元序列以調整等化器設定。
  7. 如請求項6之方法，其中該編碼包括至少部分地基於該LR位元流中之一低率位元，而轉變該編碼器電路之一輸出。
  8. 如請求項6之方法，進一步包括：藉由一解調變模組以接收關於經接收的一調變第 二高率(HR)位元序列之接收器位元判定(RBD)的一序列，該調變第二高率(HR)位元序列包括真實高率位元(HRB)之至少一者以及互補HRB之至少一者；以及藉由該解調變模組以至少部分地基於檢測在對應至真實HRB的RBD與對應至互補HRB的RBD之間的一轉變之存在或不存在，而解調變該第二高率(HR)位元序列以回復一第二低率位元流，該第二低率位元流包括背通道資訊。
  9. 如請求項8之方法，其中該解調變包括：藉由一真實位元檢測器以至少部分地基於複數個RBD，而判定各個RBD是否對應至一真實HRB；藉由一反相器以將各個RBD反相；藉由一互補位元檢測器以至少部分地基於多數個反相RBD，而判定各個RBD是否對應至一互補HRB；藉由第一與第二計數器電路以提供關於在對應至該低率之一時間區間中所接收的一些檢測真實HRB與一些檢測互補HRB之各別的一第一計數與一第二計數；以及藉由解碼器電路以至少部分地基於該第一計數與該第二計數之一比較，而回復該低率位元流中之各低率位元(LRB)。
  10. 如請求項8之方法，其中該產生、該調變以及該解調變包括平行操作或串列操作。
  11. 一種通訊系統，其包括具有指令各別地或組合地被儲存在其上之一個或多個儲存裝置，當該等指令藉由一個或多個處理器所執行時，將導致包括下列動作之操作：產生一第一高率位元序列；編碼一第一低率位元流，該第一低率位元流包括背通道資訊；調變經編碼之該第一低率位元流至該第一HR位元序列上；在一鏈路初始化週期之期間傳送經調變之該第一HR位元序列至一鏈路夥伴；提供背通道資訊至一調變模組，該背通道資訊包括背通道命令與背通道資料之至少一者，其經組態以在該鏈路初始化週期之期間至少進行建立一鏈路速率、交換鏈路能力、便利等化器調整以及判定等化的品質之一者；並且在該鏈路初始化週期之期間，採用經調變之該第一HR位元序列以調整等化器設定。
  12. 如請求項11之系統，其中該編碼操作包括至少部分地基於該LR位元流中之一低率位元，而轉變該編碼器電路之一輸出。
  13. 如請求項11之系統，其中該等指令當藉由一個或多個處理器所執行時，將導致包括下列另外的操作：接收關於經接收的一調變第二高率(HR)位元序列之接收器位元判定(RBD)的一序列，該調變第二高率 (HR)位元序列包括真實高率位元(HRB)之至少一者以及互補HRB之至少一者；以及至少部分地基於檢測在對應至真實HRB的RBD與對應至互補HRB的RBD之間的一轉變之存在或不存在，而解調變第二高率(HR)位元序列以回復一第二低率位元流，該第二低率位元流包括背通道資訊。
  14. 如請求項13之系統，其中該等指令當藉由一個或多個處理器所執行時，將導致包括下列之另外的操作：至少部分地基於複數個RBD，而判定各個RBD是否對應至一真實HRB；將各個RBD反相；至少部分地基於多數個反相RBD，而判定各個RBD是否對應至一互補HRB；提供關於在對應至該低率之一時間區間中所接收的一些檢測真實HRB與一些檢測互補HRB之各別的一第一計數與一第二計數；以及至少部分地基於該第一計數與該第二計數之一比較，而回復該低率位元流中之各低率位元(LRB)。
  15. 如請求項13之系統，其中該產生、該調變以及該解調變包括平行操作或串列操作。
  16. 一種節點，其包括：一處理器；一記憶體；以及一網路控制器，該網路控制器包括： 一調變模組，其包括：一高率(HR)位元序列產生器，其經組態以產生一第一HR位元序列，編碼器電路，其經組態以編碼一第一低率(LR)位元流，該第一LR位元流包括背通道資訊，以及調變電路，其經組態以調變經編碼之該第一低率位元流至該第一高率位元序列上；以及傳送電路，其經組態以在一鏈路初始化週期之期間傳送經調變之該第一高率位元序列至一鏈路夥伴；一解調變模組，其經組態以接收關於經接收的一調變第二高率(HR)位元序列之接收器位元判定(RBD)的一序列，該調變第二HR位元序列包括真實高率位元(HRB)之至少一者以及互補HRB之至少一者；該解調變模組進一步經組態以至少部分地基於檢測在對應至真實HRB的RBD與對應至互補HRB的RBD之間的一轉變之存在或不存在，而解調變該第二HR位元序列以回復一第二低率位元流，該第二低率位元流包括背通道資訊。
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