JP2021061469A - 半導体装置 - Google Patents

Abstract

【課題】従来の半導体装置では、レイテンシが大きくなる問題があった。【解決手段】一実施の形態によれば、半導体装置は、エラスティックバッファ４３０〜４３Ｎと、エラスティックバッファ４３０〜４３Ｎを制御するタイミング制御回路４４と、を有し、エラスティックバッファ４３０〜４３Ｎは、リカバリクロックＷＣＬＫに従ってパラレル受信データを保持し、コアクロックＲＣＬＫに従ってパラレル受信データを出力し、タイミング制御回路４４は、エラスティックバッファ４３０〜４３Ｎから出力される受信状況情報の差に基づきパラレル受信データの先頭データの出力タイミングのチャンネル間のズレを補正するチャンネル間同期処理と、リカバリクロックＷＣＬＫとコアクロックＲＣＬＫの周波数差に起因するチャンネル間のパラレル受信データの出力タイミングのズレを補正する周波数偏差補正処理と、を行う。【選択図】図３

Description

本発明は半導体装置に関し、例えば受信データの同期クロックと、受信側の半導体装置内で生成される内部クロックと、の間で受信データの受け渡しが行われる半導体装置に関する。

近年、機器間の通信方法としてＰＣＩ Ｅｘｐｒｅｓｓ、ＩｎｆｉｎｉＢａｎｄ等の高速シリアルデータ通信が用いられている。この高速シリアルデータ通信に関する技術が特許文献１に開示されている。

特許文献１に記載のインタフェース装置は、互いに異なる周波数で動作する、直列伝送媒体とプロセッサとの間のインタフェース装置であって、前記プロセッサに接続されたロジック回路と、前記直列伝送媒体に接続され、前記直列伝送媒体からの信号を非直列化し又は該直列伝送媒体への信号を直列化するための、複数のデシリアライザ／シリアライザを含むシリアル・レーンと、前記デシリアライザと前記ロジック回路の間に接続され、前記デシリアライザから入力される信号を前記ロジック回路へと出力する、受信バッファと、前記シリアライザと前記ロジック回路の間に接続され、前記ロジック回路から入力される信号を前記シリアライザへと出力する、送信バッファと、を含み、直列伝送媒体から前記デシリアライザが受取る信号の周波数は、前記直列伝送媒体の動作周波数＋／−１００ｐｐｍ以下のばらつきを有し、前記受信バッファは、複数の弾性先入れ先出し（ＦＩＦＯ）バッファから構成され、該弾性ＦＩＦＯバッファは、前記デシリアライザから入力される、前記ばらつきに起因する周波数のばらつきを有する信号を、前記ロジック回路が動作する周波数で出力し、これにより、周波数の前記ばらつきを修正し、及び、前記デシリアライザからの信号の周波数を、前記ロジック回路が動作する周波数に変更する。

特許第３９９２１００号明細書

しかし、特許文献１に開示されている技術では、弾性ＦＩＦＯバッファ（例えば、エラスティックバッファ）を構成するＦＩＦＯが複数段から構成されるため、レイテンシが大きくなり、データ転送速度を向上させることが難しい問題があった。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、第１のチャンネルに対応する第１のエラスティックバッファと、第２のチャンネルに対応する第２のエラスティックバッファと、第１及び第２のエラスティックバッファのデータ出力タイミングを制御するタイミング制御回路と、を有し、第１及び第２のエラスティックバッファは、リカバリクロックに従ってパラレル受信データを保持し、コアクロックに従ってパラレル受信データを出力し、タイミング制御回路は、第１及び第２のエラスティックバッファから出力される受信状況情報の差に基づきパラレル受信データの先頭データの出力タイミングのチャンネル間のズレを補正するチャンネル間同期処理と、リカバリクロックとコアクロックの周波数差に起因するチャンネル間のパラレル受信データの出力タイミングのズレを補正する周波数偏差補正処理と、を行う。

前記一実施の形態によれば、半導体装置は、レイテンシを小さくしてデータ転送速度を向上させることができる。

実施の形態１にかかる半導体装置を用いた通信システムのブロック図である。 実施の形態１にかかる半導体装置のブロック図である。 実施の形態１にかかるエラスティックバッファのブロック図である。 実施の形態１にかかる半導体装置におけるチャンネル間同期処理を説明するタイミングチャートである。 実施の形態１にかかる半導体装置におけるチャンネル間同期処理を説明する詳細なタイミングチャートである。 実施の形態１にかかる半導体装置における周波数偏差補正処理の第１の例を説明するタイミングチャートである。 実施の形態１にかかる半導体装置における周波数偏差補正処理の第２の例を説明するタイミングチャートである。 実施の形態２にかかる半導体装置のブロック図である。 実施の形態３にかかる半導体装置のブロック図である。

説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

また、上述したプログラムは、様々なタイプの非一時的なコンピュータ可読媒体（non-transitory computer readable medium）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（tangible storage medium）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ（Read Only Memory）ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Programmable ROM）、ＥＰＲＯＭ（Erasable PROM）、フラッシュＲＯＭ、ＲＡＭ（Random Access Memory））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（transitory computer readable medium）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。

実施の形態１にかかる半導体装置について説明する。実施の形態１にかかる半導体装置は、対になる半導体装置間でシリアルデータ通信を行うものである。そこで、図１に実施の形態１にかかる半導体装置を用いた通信システムのブロック図に示す。図１では、実施の形態１にかかる半導体装置として、第１のチップ１と第２のチップ２を設けた。第１のチップ１と第２のチップ２は、同じ構成の半導体装置とする。

図１に示すれいでは、伝送路３２を介して第１のチップ１から第２のチップ２に向かってデータを伝達し、伝送路３３を介して第２のチップ２から第１のチップ１に向かってデータを伝達する。また、図１に示す例では、データを複数のチャンネル（図１ではチャンネル番号を示す記号としてＮを示した）を用いて伝達する。

また、図１に示すように、第１のチップ１は、第１のメモリ１０、第１のデータ処理回路１１、送信前処理回路１２、ＳｅｒＤｅｓ回路１３、送信回路１４、送信インタフェース回路１５、受信インタフェース回路１６、受信回路１７、タイミング調整処理回路１８、クロック生成回路１９を有する。

第２のチップ２は、第２のメモリ２０、第２のデータ処理回路２１、送信前処理回路２２、ＳｅｒＤｅｓ回路２３、送信回路２４、送信インタフェース回路２５、受信インタフェース回路２６、受信回路２７、タイミング調整処理回路２８、クロック生成回路２９を有する。

ここで、第１のチップ１と第２のチップ２は同じ構成であるため、第１のチップ１を構成するブロックについて説明する。第１のメモリ１０は、第１のデータ処理回路１１において処理するデータ、或いは、第１のデータ処理回路１１の処理中に生成される中間データを保持する。第１のデータ処理回路１１は、第２のチップ２側に送信するデータの生成と、第２のチップ２から得たデータに対する処理を行う。実施の形態１に示す例では、第１のデータ処理回路１１として、通信におけるリンクレイヤーに関する処理を行うリンクレイヤー処理部とする。

送信前処理回路１２は、例えば、送信データに対してエンコード処理を施すエンコーダである。ＳｅｒＤｅｓ回路１３は、送信側においては、パラレルデータをシリアルデータに変換するパラレルシリアル変換処理を行い、受信側においては、シリアルデータをパラレルデータに変換するシリアルパラレル変換処理を行う。つまり、ＳｅｒＤｅｓ回路１３は、送信データに対してシリアルパラレル変換処理を行うシリアルパラレル変換回路（例えば、シリアライザー）と、受信データに対してシリアルパラレル変換処理を行うシリアルパラレル変換回路（例えば、デジリアライザー）と、を１つの回路ブロックしたものである。

送信回路１４は、ＳｅｒＤｅｓ回路１３において生成されたシリアルデータにクロック生成回路１９において生成されたコアクロックを重畳して送信データを生成する。送信インタフェース回路１５は、伝送路３２を介して、送信回路１４において生成された送信データを第２のチップ２に出力する。

受信インタフェース回路１６は、伝送路３３を介して、第２のチップ２から受信した受信データを受信回路１７に伝達する。受信回路１７は、受信データからリカバリクロックを抽出するとともに、シリアルデータをＳｅｒＤｅｓ回路１３に出力する。ＳｅｒＤｅｓ回路１３は、受信回路１７から与えられたシリアルデータをパラレルデータに変換する。タイミング調整処理回路１８は、ＳｅｒＤｅｓ回路１３において変換されたパラレルデータの同期タイミングをリカバリクロックからコアクロックに載せ替える。

クロック生成回路１９は、発振素子３０が生成する基準クロックに基づき第１のチップ１内で用いるコアクロックを生成する。クロック生成回路１９は、生成したコアクロック信号を第１のメモリ１０、第１のデータ処理回路１１、送信前処理回路１２、ＳｅｒＤｅｓ回路１３の送信側のパラレルシリアル変換回路、送信回路１４、タイミング調整処理回路１８に分配する。

実施の形態１にかかる第１のチップ１では、タイミング調整処理回路１８の構成に特徴の１つを有する。そこで、以下では、タイミング調整処理回路１８の構成について詳細に説明する。

図２にタイミング調整処理回路１８を中心とした実施の形態１にかかる半導体装置のブロック図を示す。図２では、図１で示した第１のチップ１のブロックのうち第１のデータ処理回路１１、送信前処理回路１２、ＳｅｒＤｅｓ回路１３、タイミング調整処理回路１８を示した。

図２では、第１のデータ処理回路１１として通信のリンクレイヤーに関する処理を行うリンクレイヤー処理部を示した。送信前処理回路１２として、エンコーダ１２０〜１２Ｎを示した。エンコーダは通信チャンネルごとに設けられる。そして、図２では、タイミング調整処理回路１８についての詳細なブロック図を示した。

図２に示すように、タイミング調整処理回路１８は、クロック載せ替え処理部４０及び複数のデコーダを有する。図２に示す例では、通信チャンネル数をＮ−１とした例であり、デコーダ４２０〜４２Ｎを示した。また、クロック載せ替え処理部４０は、タイミング制御回路４４及び複数のエラスティックバッファを有する。図２に示す例では、通信チャンネル数をＮ−１とした例であり、エラスティックバッファ４３０〜４３Ｎを示した。ここで、以下の説明では、エラスティックバッファ４３０〜４３Ｎに含まれるエラスティックバッファのうち２つのエラスティックバッファの１つを第１のエラスティックバッファ、他の一つを第２のエラスティックバッファと称す。

また、実施の形態１にかかる第１のチップ１では、エラスティックバッファとデコーダとの組を通信チャンネルごとに設ける。実施の形態１にかかる第１のチップ１では、シリアルパラレル変換回路（例えば、ＳｅｒＤｅｓ回路１３）から受信データ処理回路（例えば、リンクレイヤー処理部）へ受信データを送信する回路は、エラスティックバッファ４３０〜４３Ｎを第１の回路段とし、デコーダ４２０〜４２Ｎを第２の回路段とする２段構成である。

デコーダ４２０〜４２Ｎは、パラレル受信データをデコードする。ここで、シリアルデータ通信では、このデコーダとして１０Ｂ８Ｂデコーダが用いられる。デコーダ４２０〜４２Ｎは、クロック生成回路１９が生成したコアクロックＲＣＬＫに基づき動作する。

エラスティックバッファ４３０〜４３Ｎは、ＳｅｒＤｅｓ回路１３から出力されるパラレル受信データを出力された順に保持し、かつ、保持した順に出力する複数のバッファを有する。また、エラスティックバッファ４３０〜４３Ｎは、パラレル受信データを入力するバッファを指定するライトポインタの値を生成するライトカウンタと、パラレル受信データを出力するバッファを指定するリードポインタの値を生成するリードカウンタと、を有する。ここで、エラスティックバッファ４３０〜４３Ｎは、ＳｅｒＤｅｓ回路１３で生成されるリカバリクロックＷＣＬＫに基づきパラレル受信データを保持し、コアクロックＲＣＬＫに基づきパラレル受信データを出力する。

タイミング制御回路４４は、エラスティックバッファ４３０〜４３Ｎのデータ出力タイミングを制御する。より具体的には、タイミング制御回路４４は、エラスティックバッファ４３０〜４３Ｎから出力される受信状況情報の差に基づきライトカウンタとリードカウンタを制御する。そして、タイミング制御回路４４は、パラレル受信データの先頭データの出力タイミングのチャンネル間のズレを補正するチャンネル間同期処理と、リカバリクロックとコアクロックの周波数差に起因するチャンネル間のパラレル受信データの出力タイミングのズレを補正する周波数偏差補正処理と、を行う。

ここで、クロック載せ替え処理部４０の詳細な回路構成について説明する。そこで、図３に実施の形態１にかかるエラスティックバッファのブロック図を示す。図３に示すように、エラスティックバッファ４３０〜４３Ｎは同じ構成である。そこで、以下の説明では、エラスティックバッファ４３０を例に、クロック載せ替え処理部４０内のエラスティックバッファの構成について説明する。なお、図３では、チャンネル数を示す数字又は記号（Ｎ）を［］内に記載した。

エラスティックバッファ４３０は、ＦＩＦＯコア５０、ライトカウンタ５１、リードカウンタ５２、リードライト制御回路５３を有する。ＦＩＦＯコア５０は、複数のバッファを備える。そして、ＦＩＦＯコア５０は、ライトカウンタ５１が出力するライトポインタにより指定されたバッファにパラレル受信データＤ１［０］を格納する。また、ＦＩＦＯコア５０は、リードカウンタ５２が出力するリードポインタにより指定されたバッファからパラレル受信データＤ２［０］を出力する。

ライトカウンタ５１は、リカバリクロックＷＣＬＫのクロック数をカウントすることでライトポインタの値を循環的に更新する。また、ライトカウンタ５１は、ライトポインタとなるカウント値をリードライト制御回路５３に通知する。リードカウンタ５２は、コアクロックＲＣＬＫのクロック数をカウントすることでリードポインタの値を循環的に更新する。また、リードカウンタ５２は、リードポインタとなるカウント値をリードライト制御回路５３に通知する。

リードライト制御回路５３は、チャンネル間同期開始指示信号ＥＮが有効化されたことに応じてチャンネル間同期処理を行う。そして、リードライト制御回路５３は、チャンネル間同期処理が完了した場合には、チャンネル間同期処理終了信号ＥＤを有効化する。チャンネル間同期開始指示信号ＥＮ及びチャンネル間同期処理終了信号ＥＤは、リードライト制御回路５３と第１のデータ処理回路１１（例えば、リンクレイヤー処理部）との間で送受信される信号である。また、リードライト制御回路５３は、対応するチャンネルのパラレル受信データを解析して、パラレル受信データの先頭を示すＣＯＭシンボルを検出したことに応じて第１のフラグ（例えば、ＣＯＭシンボルフラグＣＯＭ＿ＦＬＧ）を有効化する。

そして、タイミング制御回路４４は、エラスティックバッファ４３０〜４３ＮのＣＯＭシンボルフラグＣＯＭ＿ＦＬＧ［０］〜ＣＯＭ＿ＦＬＧ［Ｎ］がいずれも有効化されたことに応じてリードライト制御回路５３にリードポインタを有効化する指示する波数偏差補正指示信号ＲＤ＿ＥＮチャンネル間同期指示信号を有効化する。リードライト制御回路５３は、チャンネル間同期指示信号周ＲＤ＿ＥＮが有効化されたことに応じて、リードカウンタ５２にリードポインタの開始を指示する。

また、リードライト制御回路５３は、ＣＯＭシンボルに続くＳＫＰシンボル（Skip Ordered Setシンボル）を検出したことに応じて第２のフラグ（ＳＫＰシンボルフラグＳＫＰ＿ＦＬＧ）を有効化する。また、

タイミング制御回路４４は、エラスティックバッファ４３０〜４３ＮのＳＫＰシンボルフラグＳＫＰ＿ＦＬＧ［０］〜ＳＫＰ＿ＦＬＧ［Ｎ］がいずれも有効化されたことに応じてリードライト制御回路５３にライトポインタとリードポインタとの差の調整を指示する波数偏差補正指示信号ＦＩＦＯ＿ＥＮを有効化する。そして、リードライト制御回路５３は、周波数偏差補正指示信号ＦＩＦＯ＿ＥＮが有効化されたことに応じて、ライトポインタとリードポインタとの差が予め設定された一定の値となるようにリードポインタの値を調整することをリードカウンタ５２に指示する。ここで、周波数偏差補正処理では、周波数偏差補正指示信号ＦＩＦＯ＿ＥＮが有効化されたことに応じて、ライトポインタとリードポインタとの差が一定の値よりも大きい場合、リードカウンタにリードポインタの値として２度同じ値を出力することを指示する。また、周波数偏差補正処理では、ライトポインタとリードポインタとの差が一定の値よりも小さい場合、リードカウンタにリードポインタの値を１つ飛ばすことを指示する。

続いて、チャンネル間同期処理と、周波数偏差補正処理とについて説明する。実施の形態１にかかる第１のチップ１では、タイミング調整処理回路１８において、いずれの処理も行う。また、２つの処理は独立して行われるものであるため、２つの処理を個別に説明する。

まず、チャンネル間同期処理について説明する。シリアルデータ通信では、多チャンネル（２〜６４ｃｈ）を用いて通信を行う。この通信チャンネルは、実装ボード上に個別の配線を設けることで構成される。そのため、通信チャネル毎に配線長、配線の寄生容量等にばらつきが生じ、これらのばらつきに起因して通信チャンネル毎に異なる配線遅延が生じる。この配線遅延のばらつきは、通信チャンネル間にデータの伝達時間の差を生じさせる。そこで、実施の形態１にかかる第１のチップ１は、このデータの伝達時間の差に起因して生じるチャンネル間の同期ズレを補正するチャンネル間同期補正処理を行う。なお、このチャンネル間同期処理は、第１のチップ１を起動後に、一度チャネル間での同期を取れば、エラー処理などが発生しない限り、再度行う必要はない。

そこで、上述したチャネル間同期処理による同期ズレ補正をデータの流れを用いて説明する。図４に実施の形態１にかかる半導体装置におけるチャンネル間同期処理を説明するタイミングチャートを示す。図４に示す例では４チャンネルのシリアルデータ通信を行う例である。図４に示す例では、チャンネルＣｈ０、Ｃｈ３については、タイミングＴ０にＣＯＭシンボルＣＯＭが到達する。一方、チャンネルＣｈ１については、タイミングＴ０よりも遅れたタイミングＴ１にデータが到達し、チャンネルＣｈ２については、タイミングＴ１よりも遅れたタイミングＴ２にデータが到達する。このように、到達タイミングにズレが生じると、第１のチップ１が受信データを正しく認識することが出来ず問題が生ずる。そこで、実施の形態１にかかる第１のチップ１では、チャネル間同期処理により、タイミングＴ３において、全てのチャンネル（図４では、チャンネルＣｈ０〜Ｃｈ３）のＣＯＭシンボルがタイミング調整処理回路１８から出力されるようにする。

そこで、このチャネル間同期処理時の実施の形態１の動作について説明する。そこで、図５に実施の形態１にかかる半導体装置におけるチャンネル間同期処理を説明する詳細なタイミングチャートを示す。

図５に示す例では、タイミングＴ１０からパラレル受信データＤ１１のタイミング調整処理回路１８への入力が開始される。そのため、タイミングＴ１０においてチャンネル間同期開始指示信号ＥＮが有効化（ハイレベル）に切り替えられる。これにより、エラスティックバッファ内のリードライト制御回路５３がチャンネル間同期処理を開始する。

まず、タイミングＴ１０においてチャンネルＣｈ０、Ｃｈ３のパラレル受信データＤ１１がタイミング調整処理回路１８に入力される。そのため、チャンネルＣｈ０、Ｃｈ３に対応するエラスティックバッファのライトカウンタがライトポインタのカウントをタイミングＴ１０から開始する。また、タイミングＴ１０において、ＣＯＭシンボルＣＯＭが入力されたことに応じて、チャンネルＣｈ０、Ｃｈ３に対応するリードライト制御回路５３は、ＣＯＭシンボルフラグＣＯＭ＿ＦＬＧを有効化（ハイレベル）する。

続いて、タイミングＴ１１においてチャンネルＣｈ１のパラレル受信データＤ１１がタイミング調整処理回路１８に入力される。そのため、チャンネルＣｈ１に対応するエラスティックバッファのライトカウンタがライトポインタのカウントをタイミングＴ１１から開始する。また、タイミングＴ１１において、ＣＯＭシンボルＣＯＭが入力されたことに応じて、チャンネルＣｈ１に対応するリードライト制御回路５３は、ＣＯＭシンボルフラグＣＯＭ＿ＦＬＧを有効化（ハイレベル）する。

また、タイミングＴ１２においてチャンネルＣｈ２のパラレル受信データＤ１１がタイミング調整処理回路１８に入力される。そのため、チャンネルＣｈ２に対応するエラスティックバッファのライトカウンタがライトポインタのカウントをタイミングＴ１２から開始する。また、タイミングＴ１２において、ＣＯＭシンボルが入力されたことに応じて、チャンネルＣｈ２に対応するリードライト制御回路５３は、ＣＯＭシンボルフラグＣＯＭ＿ＦＬＧを有効化（ハイレベル）する。

そして、タイミングＴ１２において全てのＣＯＭシンボルフラグＣＯＭ＿ＦＬＧが有効化されたことに応じて、タイミング制御回路４４は、チャンネル間同期指示信号周ＲＤ＿ＥＮを有効化（ハイレベル）する。このチャンネル間同期指示信号周ＲＤ＿ＥＮの有効化に応じて、各エラスティックバッファのタイミング調整処理回路１８が対応するリードカウンタにカウントの開始を指示する。そして、リードカウンタは、タイミングＴ１３において、リードポインタの値を開始値となる０として、リードポインタの出力を開始する。これにより、タイミングＴ１３以降、タイミング調整処理回路１８は、各チャンネルのパラレル受信データＤ１２を入力された順に出力する。また、タイミングＴ１２において、各チャンネルのエラスティックバッファのリードライト制御回路５３は、チャンネル間同期処理終了信号ＥＤを有効化（ハイレベル）して第１のデータ処理回路１１にチャネル間同期処理が終了したことを通知する。

なお、図５に示す例では、ＳＫＰシンボルフラグＳＫＰ＿ＦＬＧについても示したが、図５で示した範囲では、周波数偏差に基づくチャネル間のパラレル受信データの出力タイミングズレが生じていないためここでは、説明を省略する。

続いて、周波数偏差補正について説明する。まず、周波数偏差について説明する。シリアルデータ通信の例として、ＰＣＩ Ｅｘｐｒｅｓｓの場合を例にとると、第１のチップ１に設けられている発振素子３０が生成する基準クロックの周波数が１００ＭＨｚ＋３００ｐｐｍ、第２のチップ２に設けられている発振素子３１が生成する基準クロックの周波数が１００ＭＨｚ−３００ｐｐｍの場合がチップ間の周波数ばらつきのワーストケースとして考えられる。これは市販されている発振子の製造バラつきによるもので、規格で許容されている範囲内のものである。そして、クロック生成回路１９は基準クロックを逓倍して、第１のチップ１の内部で利用されるコアクロックとして、２５０ＭＨｚ＋３００ｐｐｍのクロックを生成する。また、クロック生成回路２９は基準クロックを逓倍して、第２のチップ２の内部で利用されるコアクロックとして、２５０ＭＨｚ−３００ｐｐｍのクロックを生成する。

そして、第１のチップ１側を考えると、第１のチップ１の内部で生成されるリカバリクロックＷＣＬＫは、第２のチップ２側のクロック生成回路２９で生成されたコアクロックを基にした送信データからクロックデータリカバリ機能を用いて生成される。このため、第１のチップ１で生成されるリカバリクロックは２５０ＭＨｚ３００ｐｐｍという周波数を有する。このコアクロックとリカバリクロックの周波数偏差が位相差となって表れる。この位相差がある場合、コアクロックの１６６７サイクルで、コアクロックがリカバリクロックに対して１クロック分遅れる。このような周波数偏差が生じるとＦＩＦＯ（例えば、エラスティックバッファ）においてライトポインタとリードポインタとの差が大きくなりオーバーフロー／アンダーフローが発生することになる。

そこで、ＰＣＩ Ｅｘｐｒｅｓｓでは、規格において、特殊なデータ（Special Symbol: K code: IEEE802.3z規定）として、ＣＯＭシンボル（Ｋ２８．５）及びＳＫＰシンボル（Ｋ２８．０）が規定されている。そして、当該規格では、ＣＯＭシンボルとＳＫＰシンボルを一定周期間隔（およそ１３００サイクルに１回）で受信（ＦＩＦＰデータ入力）することになっている。この受信データは、規格書などでＳＫＰ−ＯＳ（Skip Ordered-set:1 COM Symbol+3 SKP Symbolで構成）と呼ばれている。このデータを受信した際にＦＩＦＯ内のリードカウンタとライトカウンタのカウンタ値が常に一定間隔となるように調整することで、周波数偏差に起因するオーバーフロー／アンダーフローを防止する。

この周波数偏差補正を行う際の第１のチップ１の動作について以下で説明する。周波数偏差によるデータズレは、コアクロックがリカバリクロックに対して早い場合（第１の例）と遅い場合（第２の例）がある。以下の説明では、第１の例と第２の例とをそれぞれ説明する。まず、図６に実施の形態１にかかる半導体装置における周波数偏差補正処理の第１の例を説明するタイミングチャートを示す。この第１の例は、コアクロックがリカバリクロックに対して早い場合に生じる周波数偏差に起因するズレを補正するものである。なお、周波数偏差補正処理の説明では、チャンネル間同期のズレは生じないものとして説明する。また、図面上ＣＯＭシンボルフラグＣＯＭ＿ＦＬＧ、チャンネル間同期開始指示信号ＥＮ、チャンネル間同期処理終了信号ＥＤに関する記載があるがこれらは周波数偏差補正処理において使用しないため説明を省略する。

図６に示す例では、タイミングＴ２０において、ＳＫＰシンボルの入力が全て完了する。そのため、各チャンネルに対応するリードライト制御回路５３は、それぞれＳＫＰシンボルフラグＳＫＰ＿ＦＬＧを有効化（ハイレベル）する。これにより、タイミング制御回路４４は、タイミングＴ２１において波数偏差補正指示信号ＦＩＦＯ＿ＥＮを有効化（ハイレベル）する。

この波数偏差補正指示信号ＦＩＦＯ＿ＥＮが有効化されたタイミングでエラスティックバッファ内のリードライト制御回路５３は、ライトカウンタとリードカウンタとの差が一定の値であるか否かを判断する。図６に示す例では、チャンネルＣｈ１の差のみが２となり一定の値（例えば、３）よりも小さくなっている。そこで、チャンネルＣｈ１に対応するリードライト制御回路５３は、リードカウンタ５２にタイミングＴ２０と同じ値のリードポインタを出力することを指示する。これにより、タイミングＴ２１において、チャンネルＣｈ１のライトポインタとリードポインタの差は３に補正される。また、リードポインタが２回同じ値となるため、タイミングＴ２１において、チャンネルＣｈ１に対応するエラスティックバッファが出力するパラレル受信データでは、ＳＫＰシンボルが１つ増えることになる。

続いて、図７に実施の形態１にかかる半導体装置における周波数偏差補正処理の第２の例を説明するタイミングチャートを示す。この第２の例は、コアクロックがリカバリクロックに対して遅い場合に生じる周波数偏差に起因するズレを補正するものである。

図７に示す例では、タイミングＴ３０において、ＳＫＰシンボルの入力が全て完了する。そのため、各チャンネルに対応するリードライト制御回路５３は、それぞれＳＫＰシンボルフラグＳＫＰ＿ＦＬＧを有効化（ハイレベル）する。これにより、タイミング制御回路４４は、タイミングＴ３１において波数偏差補正指示信号ＦＩＦＯ＿ＥＮを有効化（ハイレベル）する。

この波数偏差補正指示信号ＦＩＦＯ＿ＥＮが有効化されたタイミングでエラスティックバッファ内のリードライト制御回路５３は、ライトカウンタとリードカウンタとの差が一定の値であるか否かを判断する。図７に示す例では、チャンネルＣｈ１の差のみが４となり一定の値（例えば、３）よりも大きくなっている。そこで、チャンネルＣｈ１に対応するリードライト制御回路５３は、リードカウンタ５２のカウント値を１つ飛ばした値のリードポインタを出力することを指示する。これにより、タイミングＴ３１において、チャンネルＣｈ１のライトポインタとリードポインタの差は３に補正される。また、リードポインタの値が１つ飛ばされるため、タイミングＴ３１において、チャンネルＣｈ１に対応するエラスティックバッファが出力するパラレル受信データでは、ＳＫＰシンボルが１つ減ることになる。

上記説明より、実施の形態１にかかる第１のチップ１では、受信回路に設けられる１段のエラスティックバッファにより、チャンネル間同期処理と周波数偏差補正処理とを行う。一方、従来の半導体装置では、チャンネル間同期処理と周波数偏差補正処理とを個別のエラスティックバッファを用いて行っていた。つまり、実施の形態１にかかる第１のチップ１は、エラスティックバッファの段数を削減しながらチャンネル間同期処理と周波数偏差補正処理とを行うことで、エラスティックバッファの段数が増加することに起因する通信速度の低下を防止することが出来る。より具体的には、エラスティックバッファの段数が削減されることでデータの伝達に要するレイテンシを削減することができる。

また、実施の形態１にかかる第１のチップ１では、エラスティックバッファの段数を削減することで回路面積と消費電力とを削減することができる。

実施の形態２
実施の形態２では、実施の形態１にかかるタイミング調整処理回路１８の変形例となるタイミング調整処理回路６０を有する第１のチップについて説明する。なお、実施の形態２の説明において、実施の形態１と同じ構成要素については、実施の形態１と同じ符号を付して説明を省略する。

図８に実施の形態２にかかる半導体装置のブロック図を示す。図８に示すように、実施の形態２にかかるタイミング調整処理回路６０は、実施の形態１の第１のチップ１のタイミング調整処理回路１８のクロック載せ替え処理部４０の位置とデコーダ４２０〜４２Ｎの位置とを入れ替えたものである。具体的には、実施の形態２にかかるタイミング調整処理回路６０では、デコーダ６１０〜６１Ｎを初段、エラスティックバッファ６３０〜６３Ｎを含むクロック載せ替え処理部６２を2段目の回路として、ＳｅｒＤｅｓ回路１３から第１のデータ処理回路１１にデータを転送する。

クロック載せ替え処理部６２を構成するエラスティックバッファ６３０〜６３Ｎは、実施の形態１のエラスティックバッファ４３０〜４３Ｎと同じ構成のものである。クロック載せ替え処理部６２のタイミング制御回路６４は、実施の形態１のタイミング制御回路４４と同じものである。また、デコーダ６１０〜６１Ｎは、実施の形態１のデコーダ４２０〜４２Ｎと同じものである。なお、実施の形態２では、デコーダ６１０〜６１ＮがリカバリクロックＷＣＬＫに基づき動作する。

実施の形態２では、エラスティックバッファをデコーダを前段に配置した。これにより、エラスティックバッファに入力されるデータが１０ビットから８ビットにビット数が削減される。つまり、実施の形態２にかかる第１のチップ１では、より小さな回路によりエラスティックバッファを構成することができる。

実施の形態３
実施の形態３では、実施の形態１のクロック載せ替え処理部４０を含むリタイマーについて説明する。リタイマーとは、第１のチップ１と第２のチップ２との物理的な距離が離れている場合に信号を中継する装置である。なお、実施の形態３の説明では、実施の形態１で説明した構成要素と同じ構成要素については説明を省略する。

そこで、図９に実施の形態３にかかる半導体装置（例えば、リタイマー３）のブロック図を示す。なお、図９では、送信回路１４、送信インタフェース回路１５、受信インタフェース回路１６、受信回路１７については記載を省略した。図９に示すように、実施の形態３にかかるリタイマー３では、第１のデータ処理回路としてＳｅｒＤｅｓ回路７１を有する。そして、第１のチップ１側のＳｅｒＤｅｓ回路７１と第２のチップ２側のＳｅｒＤｅｓ回路１３との間にクロック載せ替え処理部４０が設けられる。ここで、リタイマー３では、信号の流れる方向毎にクロック載せ替え処理部４０を設ける。一方、リタイマー３では、エンコーダ及びデコーダを設ける必要は無い。これはリタイマー３が信号の中継を行うものであることに起因している。

このように、信号の流れる方向毎にクロック載せ替え処理部４０を設けることで、中継時にチャンネル間同期処理と周波数偏差補正処理とを行うことができる。そして、このように中継時にチャンネル間同期処理と周波数偏差補正処理とを行うことで信号の伝達経路の物理的な距離の長さによる信号伝搬遅延の影響を低減することができる。また、クロック載せ替え処理部４０を用いることで、実施の形態１と同様にレイテンシを削減することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

１ 第１のチップ
２ 第２のチップ
３ リタイマー
１０ 第１のメモリ
１１ 第１のデータ処理回路
１２、２２ 送信前処理回路
１３、２３ ＳｅｒＤｅｓ回路
１４、２４ 送信回路
１５、２５ 送信インタフェース回路
１６、２６ 受信インタフェース回路
１７、２７ 受信回路
１８、２８ タイミング調整処理回路
１９、２９ クロック生成回路
２０ 第２のメモリ
２１ 第２のデータ処理回路
３０、３１ 発振素子
３２、３３ 伝送路
４０ クロック載せ替え処理部
４２０〜４２Ｎ デコーダ
４３０〜４３Ｎ エラスティックバッファ
４４ タイミング制御回路
５０ ＦＩＦＯコア
５１ ライトカウンタ
５２ リードカウンタ
５３ リードライト制御回路
６０ タイミング調整処理回路
６１０〜６１Ｎ デコーダ
６２ クロック載せ替え処理部
６３０〜６３Ｎ エラスティックバッファ
６４ タイミング制御回路
７１ ＳｅｒＤｅｓ回路
ＲＣＬＫ コアクロック
ＷＣＬＫ リカバリクロック
ＣＯＭ＿ＦＬＧ ＣＯＭシンボルフラグ
ＳＫＰ＿ＦＬＧ ＳＫＰシンボルフラグ
ＲＤ＿ＥＮ チャンネル間同期指示信号周
ＦＩＦＯ＿ＥＮ 波数偏差補正指示信号
ＥＮ チャンネル間同期開始指示信号
ＥＤ チャンネル間同期処理終了信号

Claims (11)

1. 通信チャンネル毎に外部から受信したシリアル受信データをパラレル受信データに変換するシリアルパラレル変換回路と、
   前記通信チャンネル毎に前記シリアル受信データから前記パラレル受信データの同期クロックとなるリカバリクロックを抽出するクロックデータリカバリ回路と、
   第１のチャンネルに対応する前記パラレル受信データを前記シリアルパラレル変換回路から後段回路に伝達する第１のエラスティックバッファと、
   第２のチャンネルに対応する前記パラレル受信データを前記シリアルパラレル変換回路から後段に配置される受信データ処理回路に伝達する第２のエラスティックバッファと、
   前記第１のエラスティックバッファと前記第２のエラスティックバッファのデータ出力タイミングを制御するタイミング制御回路と、を有し、
   前記第１のエラスティックバッファと前記第２のエラスティックバッファは、
   前記リカバリクロックに同期して動作するライトカウンタが出力するライトポインタに従って前記パラレル受信データを保持し、内部回路の動作クロックとなるコアクロックに同期して動作するリードカウンタが出力し、
   前記タイミング制御回路は、
   前記第１のエラスティックバッファ及び前記第２のエラスティックバッファから出力される受信状況情報の差に基づき前記ライトカウンタと前記リードカウンタを制御して、前記パラレル受信データの先頭データの出力タイミングのチャンネル間のズレを補正するチャンネル間同期処理と、前記リカバリクロックと前記コアクロックの周波数差に起因するチャンネル間の前記パラレル受信データの出力タイミングのズレを補正する周波数偏差補正処理と、を行う半導体装置。
2. 前記第１のエラスティックバッファ及び前記第２のエラスティックバッファの前段と後段のいずれか一方には前記パラレル受信データをデコードするデコーダが設けられる請求項１に記載の半導体装置。
3. 前記受信データ処理回路は、前記パラレル受信データに対して所定の処理をするリンクレイヤー処理部であり、
   前記シリアルパラレル変換回路から前記受信データ処理回路へ受信データを送信する回路は、前記第１のエラスティックバッファと前記第２のエラスティックバッファを第１の回路段とし、前記デコーダを第２の回路段とする２段構成である請求項２に記載の半導体装置。
4. 前記受信データ処理回路は、後段の半導体装置にデータを転送する送信回路であり、
   前記シリアルパラレル変換回路から前記受信データ処理回路へ受信データを送信する回路は、前記第１のエラスティックバッファと前記第２のエラスティックバッファを第１の回路段とする１段構成である請求項１に記載の半導体装置。
5. 前記第１のエラスティックバッファ及び前記第２のエラスティックバッファは、リードライト制御回路を含み、前記チャンネル間同期処理において、
   前記リードライト制御回路は、
   対応するチャンネルの前記パラレル受信データを解析して、前記パラレル受信データの先頭を示すＣＯＭシンボルを検出したことに応じて第１のフラグを有効化し、
   前記タイミング制御回路は、
   前記第１のエラスティックバッファと前記第２のエラスティックバッファの前記第１のフラグがいずれも有効化されたことに応じて前記リードライト制御回路に前記リードカウンタが出力するリードポインタを有効化する指示するチャンネル間同期指示信号を有効化する請求項１に記載の半導体装置。
6. 前記第１のエラスティックバッファ及び前記第２のエラスティックバッファは、リードライト制御回路を含み、前記周波数偏差補正処理において、
   前記リードライト制御回路は、
   前記パラレル受信データの先頭を示すＣＯＭシンボルに続くＳＫＰシンボルを検出したことに応じて第２のフラグを有効化し、
   タイミング制御回路は、
   前記第１のエラスティックバッファと前記第２のエラスティックバッファの前記第２のフラグがいずれも有効化されたことに応じて前記リードライト制御回路に前記ライトカウンタが生成するライトポインタと前記リードカウンタが生成するリードポインタとの差の調整を指示する周波数偏差補正指示信号を有効化し、
   前記リードライト制御回路は、前記周波数偏差補正指示信号が有効化されたことに応じて、前記ライトポインタと前記リードポインタとの差が予め設定された一定の値となるように前記リードポインタの値を調整する請求項１に記載の半導体装置。
7. 前記リードライト制御回路は、前記周波数偏差補正指示信号が有効化されたことに応じて、前記ライトポインタと前記リードポインタとの差が前記一定の値よりも大きい場合、前記リードカウンタに前記リードポインタの値として２度同じ値を出力することを指示し、前記ライトポインタと前記リードポインタとの差が前記一定の値よりも小さい場合、前記リードカウンタに前記リードポインタの値を１つ飛ばすことを指示する請求項６に記載の半導体装置。
8. 前記第１のエラスティックバッファ及び前記第２のエラスティックバッファは、前記周波数偏差補正処理において、前記リカバリクロックと前記コアクロックの周波数偏差に基づくズレが生じていると判断された場合、入力時の前記ＳＫＰシンボルを出力時に増減させる請求項６に記載の半導体装置。
9. 外部に設けられた発振素子により生成された基準クロックから前記コアクロックを生成するクロック生成回路をさらに有し、
   前記クロック生成回路は、生成した前記コアクロックを前記リードカウンタと前記受信データ処理回路に分配する請求項１に記載の半導体装置。
10. 前記第１のエラスティックバッファ及び前記第２のエラスティックバッファの後段に配置され、前記パラレル受信データをデコードするデコーダは、前記コアクロックに基づき動作する請求項９に記載の半導体装置。
11. 前記第１のエラスティックバッファ及び前記第２のエラスティックバッファの前段に配置され、前記パラレル受信データをデコードするデコーダは、前記リカバリクロックに基づき動作する請求項１に記載の半導体装置。

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