CN115328849B - 一种用于数据发送和接收的芯片组合结构 - Google Patents
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- 230000005540 biological transmission Effects 0.000 title claims abstract description 112
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 238000011084 recovery Methods 0.000 claims description 41
- 238000005070 sampling Methods 0.000 claims description 12
- 230000002159 abnormal effect Effects 0.000 claims description 6
- 230000001360 synchronised effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 7
- 230000001105 regulatory effect Effects 0.000 description 3
- 238000012952 Resampling Methods 0.000 description 2
- 238000005538 encapsulation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/065—Partitioned buffers, e.g. allowing multiple independent queues, bidirectional FIFO's
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Abstract
本发明公开了一种用于数据发送和接收的芯片组合结构，包括：基板以及设置在基板上的数据发送芯片和数据接收芯片；数据发送芯片内设置有数据发送链路，数据接收芯片内设置有数据接收链路，数据发送链路和数据接收链路之间通过基板形成数据传输链路以进行两者间数据信号的传输；数据接收芯片包括数据接收模块，数据接收模块包括数据接收链路和FIFO单元，数据接收链路包括比较器和多路分配器；比较器的第一端用于接收数据传输链路传输的数据信号；多路分配器的第一端与比较器的第二端连接；FIFO单元用于按照先入先出原则将接收到的数据信号输出。本发明实施例提供的技术方案降低了芯片成本，同时还增加了不同数据接收链路的信号数据的同步性。
Description
技术领域
本发明涉及芯片间数据传输技术领域，尤其涉及一种用于数据发送和接收的芯片组合结构，其能更好的实现芯片间的数据传输。
背景技术
现有的数据发送芯片和数据接收芯片之间通过连接器连接，数据发送芯片将数据信号发送给数据接收芯片。
图1是现有技术提供的一种数据发送芯片和数据接收芯片的数据传输示意图。参见图1，现有技术中，数据发送芯片的发送端TX和数据接收芯片的数据接收端RX通过印制电路板上的连接器连接，数据发送芯片的发送端TX发送的数据经过信号传输后发生衰减，需要在数据接收芯片内部设置均衡器(EQ)对数据信号进行放大之后发送给比较器(CMP)。比较器(CMP)比较完成或将数据信号发送至多路分配器(demux)降速后发送给FIFO单元，FIFO单元用于按照先入先出原则将所述数据信号发送给数据接收设备。时钟和数据恢复电路(CDR)为比较器(CMP)提供采样时钟，为FIFO单元提供写入时钟，为接收设备提供FIFO单元的读取时钟，用以同步两个时钟域数据。
但是现有技术存在的缺陷在于为对抗信道衰减，需要均衡器(EQ)性能好，设计难度高，增加成本，且不同的连接器，每个数据接收链路的信号延迟不同，不同数据接收链路的信号很难做到同步。
发明内容
本发明提供了一种用于数据发送和接收的芯片组合结构，以降低成本，增加不同数据接收链路的信号数据的同步性。
根据本发明的一方面，提供了一种用于数据发送和接收的芯片组合结构包括：
基板以及设置在所述基板上的数据发送芯片和数据接收芯片；
所述数据发送芯片内设置有数据发送链路，所述数据接收芯片内设置有数据接收链路，所述数据发送链路和所述数据接收链路之间通过所述基板形成数据传输链路以进行两者间数据信号的传输；
所述数据接收芯片包括数据接收模块，所述数据接收模块包括所述数据接收链路和FIFO单元，所述数据接收链路包括比较器和多路分配器；所述比较器的第一端用于接收所述数据传输链路传输的数据信号；所述多路分配器的第一端与所述比较器的第二端连接；所述FIFO单元的第一端与所述多路分配器的第二端连接，所述FIFO单元用于按照先入先出原则将接收到的数据信号输出。
可选地，所述数据接收模块还包括时钟反馈回路，所述时钟反馈回路包括相位调节器、所述比较器、所述多路分配器、所述FIFO单元以及时钟和数据恢复电路；
所述相位调节器的第一端用于接收在数据接收芯片之外输入的初始时钟信号；
所述比较器的第三端与所述相位调节器的第二端连接，所述比较器用于根据所述初始时钟信号的时序对所述数据传输链路传输的数据信号进行采样并将采样的数据信号发送给所述多路分配器；
所述FIFO单元的第三端与所述相位调节器的第二端连接；
所述时钟和数据恢复电路的第一端与所述FIFO单元的第二端连接，所述时钟和数据恢复电路的第二端与所述相位调节器的第三端连接，所述时钟和数据恢复电路根据所述FIFO单元输出的数据信号产生恢复时钟信号，所述时钟和数据恢复电路将所述恢复时钟信号发送给所述相位调节器；
所述相位调节器判断所述恢复时钟信号是否存在异常，并在判断其存在异常后对其进行修正，修正后的所述恢复时钟信号会输出给所述比较器作为所述比较器采样时钟对所述数据传输链路传输的数据信号进行重采样。
可选地，所述数据发送芯片包括2条或以上数量的数据发送链路，所述数据接收模块包括2条或以上数量的数据接收链路，所述数据发送链路与所述数据接收链路通过所述基板形成2条或以上数量并行设置的数据传输链路；
所述数据接收模块包括的这些数据接收链路共用同一个FIFO单元以及同一个时钟和数据恢复电路。
可选地，所述相位调节器会将修正后的所述恢复时钟信号输出给所述FIFO单元用作其写入时钟；所述FIFO单元使用其所在数据接收芯片内的时钟信号作为其读取数据的时钟信号，使得数据同步到其所在数据接收芯片的内部时钟域。
可选地，所述数据接收链路还包括第一缓存器，所述第一缓存器的第一端用于接收数据信号，所述第一缓存器的第二端与所述比较器的第一端连接。
可选地，所述数据接收芯片还设置有第二缓存器，所述第二缓存器的第一端用于接收所述初始时钟信号，所述第二缓存器的第二端与所述相位调节器的第一端连接。
可选地，所述数据发送芯片内设置有时钟信号输出端，其输出的时钟信号用作所述数据接收芯片接收的所述初始时钟信号。
可选地，所述初始时钟信号可以由1个独立的时钟芯片提供，所述时钟芯片可以是一同封装于本发明涉及的所述芯片组合结构中。
可选地，所述数据接收芯片包括2个或以上数量的数据接收模块，这些数据接收模块共用所述初始时钟信号。其中每个数据接收模块内的数据接收链路都是共用同一个相位调节器和同一个时钟和数据恢复电路，也可以说，这些数据接收链路结合其所共用的相位调节器和时钟和数据恢复电路可以共同构成一个分组，而这一分组也就是所述的数据接收模块，不同的数据接收模块，也就是不同的分组。
进一步地，其中对于不同的所述数据接收模块而言，其内包括的数据接收链路的数量可以是根据实际需要自行设定的，并不限定这些数据接收模块均包括同等数量的数据接收链路。且每个数据接收模块内的数据接收链路，在一些属性特征上也可以是不同于其他数据接收模块内的数据接收链路。而所述数据接收链路这些属性特征上的相同或是不同，也可以是作为其归属于同一或是不同数据接收模块上的划分标准。其中所述数据接收链路的属性特征包括但不限于数据传输特性、链路物理长度特性等等。
可选地，所述数据接收芯片包括2个或以上数量的数据接收模块，每个数据接收模块内的数据接收链路的数据传输特性不同于其他数据接收模块。具体的可以是，所述数据接收芯片包括第一数据接收模块和第二数据接收模块，其中所述第一数据接收模块内的数据接收链路具有第一数据传输特性，所述第二数据接收模块内的数据接收链路具有第二数据传输特性。
可选地，所述数据接收芯片包括2个或以上数量的数据接收模块，每个数据接收模块内的数据接收链路的物理长度不同于其他数据接收模块。具体的可以是，所述数据接收芯片包括第一数据接收模块和第二数据接收模块，其中所述第一数据接收模块内的数据接收链路具有第一物理长度，所述第二数据接收模块内的数据接收链路具有第二物理长度。
可选地，其中所述数据接收模块内设置的数据接收链路可以是与同1个数据发送芯片内设置的数据发送链路形成一一对应的数据传输链路，也可以是与多个数据发送芯片内的数据发送链路形成一一对应的数据传输链路，具体可随需要而定，并无限定。
可选地，所述数据发送芯片内的数据发送链路可以是与同1个数据接收模块内设置的数据接收链路形成一一对应的数据传输链路，也可以是与多个数据接收模块内的数据接收链路形成一一对应的数据传输链路，具体可随需要而定，并无限定。
可选地，所述数据发送芯片内的数据发送链路可以是根据预设规则进行分组进而形成2个或以上数量的数据发送链路分组。其中所述预设规则可以是链路数据传输特性，也可以是链路物理长度，具体可随实际需要而定，并无限定。例如，所述数据发送芯片内的数据发送链路根据数据传输特性进行分组，其为将数据传输特性一致或是接近一致的数据发送链路划分为1组；或是其为将数据发送链路中物理长度一致或是接近一致的数据发送链路划分为1组。
进一步地，这些数据发送链路每一分组内包括的数据发送链路的具体数量并不限定与其他分组内的数量一致，可以相同，也可以不同。其中每个数据发送链路分组可以认为是1个数据发送模块。每一所述数据发送模块可以是对应1个所述数据接收模块，也可以对应多个所述数据接收模块，具体可随实际需要而定，并不限定。优选的，每一所述数据发送模块分别对应一个所述数据接收模块，并与其数据接收链路形成一一对应的数据传输链路。
可选地，所述数据发送芯片包括2个或以上数据发送模块，每一模块内设置有数据发送链路，所述数据发送链路通过所述基板与所述数据接收链路形成数据传输链路。
可选地，所述数据发送芯片包括2个或以上数据发送模块，每一数据发送模块内设置有数据发送链路，所述数据接收芯片包括2个或以上数据接收模块，每一数据接收模块内设置有数据接收链路，所述数据发送链路通过所述基板与所述数据接收链路形成数据传输链路。优选地，所述数据数据发送模块与所述数据接收模块之间为一一对应的关系，即模块内的数据发送链路与数据接收链路之间一一对应形成数据传输链路。
可选地，所述基板上设置有2个或以上数量的数据发送芯片，这些数据发送芯片内设置的数据发送链路通过所述基板与所述数据接收模块内设置的数据接收链路形成数据传输链路。
可选地，所述基板上设置有2个或以上数量的数据发送芯片，所述数据接收芯片内设置有2个或以上数量的数据接收模块；其中每个所述数据接收模块内设置的数据接收链路与一个或以上数量的数据发送芯片内设置的数据发送链路通过所述基板形成数据传输链路。
本实施例提供的技术方案，将数据发送芯片和数据接收芯片封装于同一基板，由于两者间的物理距离较短，进而使得两者间数据传输的信道距离短、阻抗连续性好，从而使得两者间数据传输延迟小并且数据衰减较小，因此也就不在需要在数据接收链路中设置均衡器，在提升电路高频性能的同时，也降低了成本。
进一步地，相对于现有技术中，每个数据接收链路都需要设置一个独立的时钟和数据恢复电路，本案采用同一数据接收模块内的多个数据接收链路共用一个时钟和数据恢复电路，其中对于同一数据接收模块内的各数据接收链路而言，由于用同一CDR产生的时钟采样，信号可分组控制，不仅大大减小版图面积及芯片功耗，且数据的采样时钟相同，从而实现各数据接收链路间的同步。
进一步地，本案选择采样时钟由外部提供而非由数据接收芯片内部提供，所述FIFO单元的使用可以确保两个时钟域不会互相影响并使得采样时钟和数据接收芯片内部时钟域的隔离电路简洁且高效，相应的也就提升了电路在高频方面的性能。
进一步地，所述时钟反馈回路的设置可以实时检测当前数据与时钟的关系，并调节相位使时钟在正确的位置对数据进行采样。因此，在所述数据接收芯片正常工作过程中，由温度漂移或工作环境变化所造成的数据或者时钟的相位变化，也能及时被调节回来，从而保证所述数据接收芯片后续长期工作的正确性。
应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有技术提供的一种数据发送芯片和数据接收芯片的数据传输示意图；
图2是根据本发明实施例提供的一种用于数据发送和接收的芯片组合结构的结构示意图；
图3是数据接收芯片中数据接收模块的结构示意图；
图4是图3中数据接收模块中的时钟反馈回路的结构示意图；
图5是根据本发明实施例提供的另一种用于数据发送和接收的芯片组合结构的结构示意图；
图6是根据本发明实施例提供的又一种用于数据发送和接收的芯片组合结构的结构示意图之一；
图7是根据本发明实施例提供的又一种用于数据发送和接收的芯片组合结构的结构示意图之二。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
为了以降低成本，增加不同数据接收链路的信号数据的同步性，本发明实施例提供了如下技术方案：
图2是根据本发明实施例提供的一种用于数据发送和接收的芯片组合结构的结构示意图。图3是数据接收芯片中数据接收模块的结构示意图。参见图2，该芯片组合结构包括：基板001以及设置在基板001上的数据发送芯片10和数据接收芯片20，数据发送芯片10内设置有数据发送链路，数据接收芯片20内设置有数据接收链路，数据发送链路和数据接收链路之间通过基板001形成数据传输链路以进行两者间数据信号的传输。可选地，数据发送芯片10与数据接收芯片20通过键合线30连接。
参见图3，数据发送芯片10的发送端TX和数据接收芯片20的数据接收端RX通过键合线连接，数据发送芯片10包括数据发送模块；数据接收芯片20包括数据接收模块21，数据接收模块21包括数据接收链路210和FIFO单元，数据接收链路210包括比较器(CMP)和多路分配器(demux)；比较器(CMP)的第一端用于数据传输链路传输的数据信号；多路分配器(demux)的第一端与比较器(CMP)的第二端连接；FIFO单元的第一端与多路分配器(demux)的第二端连接，FIFO单元用于按照先入先出原则将接收到的数据信号输出。
具体的，在本实施例中，数据发送芯片10和数据接收芯片20通过凸点绑定方式位于同一基板001的表面，且通过键合线30连接，键合线30作为数据传输通道，其数据传输距离短，延迟小，可省略均衡器(EQ)，提升高频性能，由于数据发送芯片10和数据接收芯片20均采用键合线30连接进一步地增加了不同数据接收链路间的同步性。数据发送芯片10和数据接收芯片20均可以包括但不限于ADC芯片、FPGA芯片、MCU芯片、DSP芯片以及接口类芯片等等。数据发送芯片10和数据接收芯片20之间的间距为毫米级或者厘米级，例如数据发送芯片10和数据接收芯片20之间的间距大于或等于0.1mm，且小于或等于100mm。
在本实施例中，比较器(CMP)的第一端与数据发送模块的数据信号输出端TX连接，用于接收数据信号，并将信号转换为轨到轨信号。多路分配器(demux)的第一端与比较器(CMP)的第二端连接，多路分配器(demux)用于将数据信号分为至少两路并输出，在此过程中可以对数据信号进行降速处理，避免数据速率太高，FIFO单元无法处理。
本实施例提供的技术方案，数据发送芯片10和数据接收芯片20位于同一基板001的表面，且通过键合线30连接，信道距离短，阻抗连续性好，数据衰减较小，可省略均衡器(EQ)，降低了芯片组合结构的成本，提升了芯片组合结构的高频性能，由于数据发送芯片10和数据接收芯片20均采用键合线30连接进一步地增加了不同数据接收链路间的同步性。
图4是图3中数据接收模块中的时钟反馈回路的结构示意图。
可选地，参见图3和图4，数据接收模块21还包括时钟反馈回路220，时钟反馈回路220包括相位调节器(PI)、比较器(CMP)、多路分配器
(demux)、FIFO单元以及时钟和数据恢复电路(CDR)。相位调节器(PI)的第一端用于接收数据接收芯片20之外输入的初始时钟信号；比较器(CMP)的第三端与相位调节器(PI)的第二端连接，比较器(CMP)用于根据初始时钟信号的时序对数据传输链路传输的数据信号进行采样并将采样的数据信号发送给多路分配器(demux)；FIFO单元的第三端与相位调节器(PI)的第二端连接；时钟和数据恢复电路(CDR)的第一端与FIFO单元的第二端连接，时钟和数据恢复电路(CDR)的第二端与相位调节器的第三端连接，时钟和数据恢复电路(CDR)用于根据FIFO单元输出的数据信号产生恢复时钟信号，时钟和数据恢复电路(CDR)将恢复时钟信号发送给相位调节器(PI)；相位调节器(PI)判断恢复时钟信号是否存在异常，并在判断其存在异常后对其进行修正，修正后的恢复时钟信号会输出给比较器(CMP)作为比较器(CMP)采样时钟对数据传输链路传输的数据信号进行重采样。
具体的，FIFO单元输出的数据信号通过时钟和数据恢复电路(CDR)产生恢复时钟信号，经相位调节器(PI)判断恢复时钟是否提前、滞后、过采样以及欠采样中的至少一种，相位调节器(PI)修正后向比较器(CMP)提供重新采样信号对数据重采样。时钟和数据恢复电路(CDR)的功能主要在于调整数据与时钟之间的相位关系，通过相位调节器(PI)不断调整时钟的相位，使比较器(CMP)能在合适的位置对数据进行采样，从而保证数据与时钟的对应关系。首先比较器(CMP)使用外部输入的初始时钟对数据进行采样，数据信号通过时钟和数据恢复电路(CDR)转换为带有相位信息的二进制码，通过译码器译码过后的二进制码控制相位调节器对输入的原始时钟相位进行调整过后，使用调整过后的时钟重新进行采样循环，直至数据与时钟完全对应，相位关系不再发生改变，时钟恢复完成。
综上，本实施例提供的技术方案可以实时检测FIFO单元输出的数据信号产生恢复时钟信号的当前数据与时钟的关系，并调节相位使时钟在正确的位置对数据进行采样。因此，由温度漂移或工作环境变化所造成的数据或者时钟的相位变化，也能及时被调节回来。
需要说明的是，时钟和数据恢复电路(CDR)的第一端与FIFO单元的第二端连接，时钟和数据恢复电路(CDR)可以为FIFO单元提供读取时钟。FIFO单元的第三端与相位调节器(PI)的第二端连接，FIFO单元用于根据初始时钟信号的时序按照先入先出原则将数据信号输出，即相位调节器(PI)为FIFO单元提供写入时钟。
可选地，参见图5，数据发送芯片包括2条或以上数量的数据发送链路，数据接收模块21包括2条或以上数量的数据接收链路210(示例性的仅仅示出了2条)，数据发送链路与数据接收链路210通过基板001形成2条或以上数量并行设置的数据传输链路；数据接收模块21包括的这些数据接收链路共用同一个FIFO单元以及同一个时钟和数据恢复电路(CDR)。
在本实施例中，数据接收链路210的数量增多，比较器(CMP)和多路分配器(demux)的数量增加，每一个比较器(CMP)和每一个多路分配器(demux)构成一个数据接收链路210。与此同时，在一个数据接收模块21内部，相位调节器(PI)、FIFO单元以及时钟和数据恢复电路(CDR)的数量不会增加。参见图3，数据接收模块21包括一个数据接收链路210，一个数据接收链路210使用一组相位调节器(PI)、FIFO单元以及时钟和数据恢复电路(CDR)。参见图5，在本实施例中，设置数据接收模块21包括两个数据接收链路210，两个数据接收链路210共用一组相位调节器(PI)、FIFO单元以及时钟和数据恢复电路(CDR)，可以使得数据接收模块21的信号传输信号的频率满足使用需求。
在本实施例中，一个数据接收芯片20可以设置多个数据接收模块21，具体数量可随需要而定，并无限定。参见图6，一个数据发送芯片10包括两个数据发送模块11，每一数据接收模块内包括多个数据接收链路210，优选的，一个数据接收模块对应一个数据发送芯片10，因此需要配置两个数据发送芯片10。
每个所述数据接收模块21的数据接收链路210共用一组相位调节器(PI)、FIFO单元以及时钟和数据恢复电路(CDR)。参见图6和图7，可以将相位调节器(PI)和时钟和数据恢复电路(CDR)划分分组，一个数据接收模块21设置一组相位调节器(PI)和时钟和数据恢复电路(CDR)。这些数据接收模块共用同一个外部输入的初始时钟信号。
可选地，参见图3和图4，相位调节器(PI)会将修正后的恢复时钟信号输出给FIFO单元用作其写入时钟；FIFO单元使用其所在数据接收芯片20内的时钟信号作为其读取数据的时钟信号，使得数据同步到其所在数据接收芯片20的内部时钟域。
参见图6，数据接收链路210还包括第一缓存器(BUF1)，第一缓存器(BUF1)的第一端与数据发送模块11的数据信号输出端TX连接，第一缓存器(BUF1)的第二端与比较器(CMP)的第一端连接。
具体的，数据信号经过第一缓存器(BUF1)从数据发送模块11的数据信号输出端TX传输至比较器(CMP)。
参见图6，数据接收芯片20还包括第二缓存器(BUF2)，第二缓存器
(BUF2)的第一端与数据发送模块11的时钟信号输出端连接；第二缓存器(BUF2)的第二端与相位调节器(PI)的第一端连接。其中所述初始时钟信号经过第二缓存器(BUF2)传输至相位调节器(PI)。
可选地，数据发送芯片10内设置有时钟信号输出端，其输出的时钟信号用作数据接收芯片20接收的初始时钟信号。其中所述初始时钟信号包括差分信号或者是单端信号，优选为差分信号。需要说明的是，初始时钟信号也可以不由所述数据发送芯片10提供，而是由1个单独的时钟芯片提供，该时钟芯片也可以是一同封装在本发明涉及的所述芯片组合结构内。
可选地，参见图2，还包括封装层40，封装层40覆盖基板001、数据发送芯片10、数据接收芯片20和键合线30。具体的，封装层用于保护基板表面的数据发送芯片10、数据接收芯片20和键合线30，提高所述芯片组合结构的良率。
上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。
Claims (9)
1.一种用于数据发送和接收的芯片组合结构，其特征在于，包括：
基板以及设置在所述基板上的数据发送芯片和数据接收芯片；
所述数据发送芯片内设置有数据发送链路，所述数据接收芯片内设置有数据接收链路，所述数据发送链路和所述数据接收链路之间通过所述基板形成数据传输链路以进行两者间数据信号的传输；
所述数据接收芯片包括数据接收模块，所述数据接收模块包括所述数据接收链路和FIFO单元，所述数据接收链路包括比较器和多路分配器；所述比较器的第一端用于接收所述数据传输链路传输的数据信号；所述多路分配器的第一端与所述比较器的第二端连接；所述FIFO单元的第一端与所述多路分配器的第二端连接，所述FIFO单元用于按照先入先出原则将接收到的数据信号输出；
所述数据接收模块还包括时钟反馈回路，所述时钟反馈回路包括相位调节器、所述比较器、所述多路分配器、所述FIFO单元以及时钟和数据恢复电路；
所述相位调节器的第一端用于接收在数据接收芯片之外输入的初始时钟信号；
所述比较器的第三端与所述相位调节器的第二端连接，所述比较器用于根据所述初始时钟信号的时序对所述数据传输链路传输的数据信号进行采样并将采样的数据信号发送给所述多路分配器；
所述FIFO单元的第三端与所述相位调节器的第二端连接；
所述时钟和数据恢复电路的第一端与所述FIFO单元的第二端连接，所述时钟和数据恢复电路的第二端与所述相位调节器的第三端连接，所述时钟和数据恢复电路根据所述FIFO单元输出的数据信号产生恢复时钟信号，所述时钟和数据恢复电路将所述恢复时钟信号发送给所述相位调节器；
所述相位调节器判断所述恢复时钟信号是否存在异常，并在判断其存在异常后对其进行修正，修正后的所述恢复时钟信号会输出给所述比较器作为所述比较器采样时钟对所述数据传输链路传输的数据信号进行重采样。
2.根据权利要求1所述的用于数据发送和接收的芯片组合结构，其特征在于，所述数据发送芯片包括2条或2条以上数量的数据发送链路，所述数据接收模块包括2条或2条以上数量的数据接收链路，所述数据发送链路与所述数据接收链路通过所述基板形成2条或2条以上数量并行设置的数据传输链路；
所述数据接收模块包括的这些数据接收链路共用同一个FIFO单元以及同一个时钟和数据恢复电路。
3.根据权利要求1所述的用于数据发送和接收的芯片组合结构，其特征在于，所述相位调节器会将修正后的所述恢复时钟信号输出给所述FIFO单元用作其写入时钟；所述FIFO单元使用其所在数据接收芯片内的时钟信号作为其读取数据的时钟信号，使得数据同步到其所在数据接收芯片的内部时钟域。
4.根据权利要求1所述的芯片组合结构，其特征在于，所述数据接收链路还包括第一缓存器，所述第一缓存器的第一端用于接收数据信号，所述第一缓存器的第二端与所述比较器的第一端连接。
5.根据权利要求1所述的用于数据发送和接收的芯片组合结构，其特征在于，所述数据接收芯片还设置有第二缓存器，所述第二缓存器的第一端用于接收所述初始时钟信号，所述第二缓存器的第二端与所述相位调节器的第一端连接。
6.根据权利要求1所述的用于数据发送和接收的芯片组合结构，其特征在于，所述数据发送芯片内设置有时钟信号输出端，其输出的时钟信号用作所述数据接收芯片接收的所述初始时钟信号。
7.根据权利要求1所述的用于数据发送和接收的芯片组合结构，其特征在于，所述数据接收芯片包括2个或2个以上数量的数据接收模块，这些数据接收模块共用所述初始时钟信号。
8.根据权利要求1所述的用于数据发送和接收的芯片组合结构，其特征在于，所述基板上设置有2个或2个以上数量的数据发送芯片，所述数据发送芯片内设置的数据发送链路通过所述基板与所述数据接收模块内设置的数据接收链路形成数据传输链路。
9.根据权利要求1所述的用于数据发送和接收的芯片组合结构，其特征在于，所述基板上设置有2个或2个以上数量的数据发送芯片，所述数据接收芯片内设置有2个或2个以上数量的数据接收模块；其中每个所述数据接收模块内设置的数据接收链路与一个或以上数量的数据发送芯片内设置的数据发送链路通过所述基板形成数据传输链路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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|---|---|
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Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115328849B (zh) |
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