CN108365920A - 一种基于fpga芯片的dvp转mipi方法和系统 - Google Patents

一种基于fpga芯片的dvp转mipi方法和系统 Download PDF

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Abstract

本发明公开了一种基于FPGA芯片的DVP信号转MIPI信号的方法和系统，方法包括以下步骤：步骤1）基于莱迪思（LATTICE）的FPGA芯片，调用IP核将DVP信号先由比特重组模块（Byte Packetizer）进行分割，再进行协议组包，为数据加上包头和包含CRC校验信息的包尾；步骤2）将步骤1）中得到的信号数据送入低功耗与高速信号时延控制模块LP_LS_DELAY_CNTRL，最后再通过D‑PHY‑Refence IP将数据发送到移动设备接收端。

Description

一种基于FPGA芯片的DVP转MIPI方法和系统
技术领域
本发明属于一种基于FPGA芯片的DVP转MIPI方法，尤其指一种将sensor并行的DVP数据格式转换为现下手持移动设备常用的MIPI信号。
背景技术
目前低像素摄像头，例如低端的三十万像素，一百三十万像素，两百万像素的摄像头都是使用并行的数据线作为数据输出，即DVP接口。DVP 接口需要输出多个信号包括时钟信号、行同步信号、帧同步信号、复位信号、使能信号、等多个的数据信号。虽然 DVP 接口输出时不需要做数据编码，使用也较为简单，但是面对日益提高的大数据量传输需求和越来越紧张的 PCB 布线资源，并行数据线既无法满足高速信号传输的信号完整性问题，也无法做到数据纠错，更无法节省本来就很紧张的布线资源。而且并行总线的抗干扰能力差，在传输高速数据时并行数据线很难走线，各数据信号要与干扰源保持一定的距离，数据线之间也要满足一定的距离关系。除了数据线之外，由于还有很多信号线要传递，所以非常占用本来就很拥挤的PCB 面积。此外大部分的移动设备的视频总线采用 MIPI-CSI-2协议来作为高像素摄像头的传输协议。但是MIPI接口的SENSOR价格一般都高于DVP接口的SENSOR，因此为了减小节省成本，提高设计信号完整性，本发明利用FPGA将DVP信号转换为MIPI信号。
发明内容
本发明所要解决的技术问题是提供一种基于FPGA芯片的DVP信号转MIPI信号的方法。
本发明解决上述技术问题所采取的技术方案如下：
一种基于FPGA芯片的DVP信号转MIPI信号的方法，其特征在于，包括以下步骤：
步骤1）基于莱迪思（LATTICE）的FPGA芯片，调用IP核将DVP信号先由比特重组模块（Byte Packetizer）进行分割，再进行协议组包，为数据加上包头和包含 CRC 校验信息的包尾；
步骤2）将步骤1）中得到的信号数据送入低功耗与高速信号时延控制模块LP_LS_DELAY_CNTRL，最后再通过D-PHY- Refence IP将数据发送到移动设备接收端。
其中，步骤1中具体包括：
基于比特重组模块，根据DVP的FV(FRAME VAILD)信号、LV(LINE VAILD)信号将DVP信号Pixdata先由PIXEL到BYTE重进行分割，再进行协议组包，为数据加上包头和包含 CRC 校验信息的包尾，其中，WC为16bit字节计数值，VC为2bit虚拟通道值。
其中，步骤2）中，具体包括：
基于低功耗、高速数据模式时延控制模块LP_LS_DELAY_CNTRL，调节MIPI信号匹配过渡时间段、MIPI信号的状态切换；
并由用户根据自己的需求去调节MIPI过渡时间段来匹配所用接收端芯片的MIPI信号接收。
其中，步骤1）中，还包括：基于MIPI发送模块D-PHY Reference IP，并根据LP_LS_DELAY_CNTRL的控制来发送MIPI信号。
其中，还包括：基于倍频模块PLL，对输入的Pix_clk 时钟进行倍频出MIPI信号转换出所需的时钟信号byte_clk。
一种基于FPGA芯片的DVP信号转MIPI信号的系统，包括：
比特重组模块（1），所述比特重组模块包括：字节并转串打包模块（2）、数据加包头模块（3）和加校验和模块；
低功耗、高速模式延时控制模块（5）；
D-PHY标准的数据发送模块（6）；以及锁相环倍频模块（7）；
其中， DVP信号先由比特重组模块进行分割，再进行协议组包，为数据加上包头和包含CRC 校验信息的包尾；
所述比特重组模块将得到的信号数据送入低功耗与高速信号时延控制模，最后再通过D-PHY标准的数据发送模块将数据发送到移动设备接收端。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。
附图说明
下面结合附图对本发明进行详细的描述，以使得本发明的上述优点更加明确。其中，
图1是本发明基于FPGA芯片的DVP信号转MIPI信号的系统的示意图；
图2是本发明基于FPGA芯片的DVP信号转MIPI信号的方法的实施例中参数控制MIPI信号时钟、数据线的P与N通道的示意图。
具体实施方式
以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。
本发明的目的在于解决DVP摄像头数据信号多、无法满足高速信号传输信号完整性、占据PCB面积较大的问题，另外将DVP接口的SENSOR经过FPGA转换为MIPI信号可以一定程度上减小成本。
本发明的技术名词如下：
PLL模块:锁相环倍频模块
Parllel to Byte Packet模块:字节并转串打包模块
Packet Header Append模块：数据加包头模块
Check-sum Append模块：加校验和模块
Byte Packetizer:数据打包模块
LP_HS DELAY CNTRL模块：低功耗、高速模式延时控制模块
D-PHY Refrence IP模块：D-PHY标准的数据发送模块
Pixdata:并行像素数据
Pix_clk:像素时钟
FV:帧同步信号
LV:行同步信号
reset:复位
byte_clk:字节时钟信号
如图1所示，本发明是基于LATTICE的FPGA芯片做的DVP转MIPI算法。本发明在LATTICE的FPGA基础上，调用LATTICE的IP核将DVP信号先由PIXEL到BYTE重组模块进行分割，再进行协议组包，为数据加上包头和包含 CRC 校验信息的包尾。之后送入低功耗与高速信号时延控制模块，最后再通过D-PHY- Refence IP将数据发送到移动设备接收端。
具体来说，一种基于FPGA芯片的DVP信号转MIPI信号的系统，包括：
比特重组模块（1），所述比特重组模块包括：字节并转串打包模块（2）、数据加包头模块（3）和加校验和模块；
低功耗、高速模式延时控制模块（5）；
D-PHY标准的数据发送模块（6）；以及锁相环倍频模块（7）；
其中， DVP信号先由比特重组模块进行分割，再进行协议组包，为数据加上包头和包含CRC 校验信息的包尾；
所述比特重组模块将得到的信号数据送入低功耗与高速信号时延控制模，最后再通过D-PHY标准的数据发送模块将数据发送到移动设备接收端。
与上述系统相对应，其中，一种基于FPGA芯片的DVP信号转MIPI信号的方法，其特征在于，包括以下步骤：
步骤1：基于莱迪思（LATTICE）的FPGA芯片，调用IP核将DVP信号先由比特重组模块（Byte Packetizer）进行分割，再进行协议组包，为数据加上包头和包含 CRC 校验信息的包尾；
步骤2）将步骤1）中得到的信号数据送入低功耗与高速信号时延控制模块LP_LS_DELAY_CNTRL，最后再通过D-PHY- Refence IP将数据发送到移动设备接收端。
其中，步骤1中具体包括：
基于比特重组模块，根据DVP的FV(FRAME VAILD)信号、LV(LINE VAILD)信号将DVP信号Pixdata先由PIXEL到BYTE重进行分割，再进行协议组包，为数据加上包头和包含 CRC 校验信息的包尾，其中，WC为16bit字节计数值，VC为2bit虚拟通道值。
其中，步骤2）中，具体包括：
基于低功耗、高速数据模式时延控制模块LP_LS_DELAY_CNTRL，调节MIPI信号匹配过渡时间段、MIPI信号的状态切换；
并由用户根据自己的需求去调节MIPI过渡时间段来匹配所用接收端芯片的MIPI信号接收。
其中，步骤1）中，还包括：基于MIPI发送模块D-PHY Reference IP，并根据LP_LS_DELAY_CNTRL的控制来发送MIPI信号。
其中，还包括：基于倍频模块PLL，对输入的Pix_clk 时钟进行倍频出MIPI信号转换出所需的时钟信号byte_clk。
其中，该实施例中，具有下面的模块，且各个模块执行相应的动作：
数据打包模块（Byte Packetizer）：
输入数据为DVP_10bit格式, 字节打包模块通过字节并转串打包模块将并行的DVP_10bit数据重新分割并重组转换成串行数据，之后按照相应需求通过数据加包头模块增加由WC（数据计数值）、VC（虚拟通道类型），数据类型(DT)，ECC(纠错码) 校验组成的包头，将包头叠加在数据之前，将通过加校验和模块生成的 CRC（循环冗余校验）校验码作为包尾进行黏贴，按照相应的读写顺序，将数据有序的输出给下一模块。其中WC为16bit字节计数值，VC为2bit虚拟通道值。
低功耗、高速模式延时控制模块（LP_HS_DELAY_CNTRL）
LP_HS_DELAY_CNTRL为低功耗、高速数据模式时延控制模块，其主要功能是调节MIPI信号匹配过渡时间段、MIPI信号的状态切换。此部分为LATTICE 开放模块，可以由用户根据自己的需求去调节MIPI过渡时间段来匹配所用接收端芯片的MIPI信号接收。低功耗、高速模式延时控制模块主要功能就是从寄存器中抽取各变量值默认的最小值，然后根据设计的需要在最小值基础上增加一定的幅度，以调整低速时钟块，低速数据，以及高速时钟中相应状态的持续时间。通过调整这些参数，可以影响数据或者时钟中的状态机，从而影响最终输出的波形。这些参数分别控制模块中各个状态机的持续时间，其中主要参数如下：
LPHS_clk2data_dly：从LP（低速省电）模式到HS（高速）模式时MIPI时钟通道和MIPI数据通道在状态切换时延时的时钟个数。
LPHS_startofdata_dly：从LP到HS模式转换MIPI数据的延迟时钟个数。
HSLP_data2clk_dly： MIPI数据与MIPI时钟从HS模式到LP模式转换的延时的时钟个数。HSLP_endofdata_dly：MIPI数据从HS模式到LP模式转换延时的时钟个数。
上述参数控制MIPI信号时钟、数据线的P与N通道如图2所示：
3、D-PHY标准的数据发送模块（D-PHY Reference IP）
D-PHY Reference IP为MIPI发送模块，此模块为LATTICE不公开模块，主要完成将打包好的MIPI数据按照D-PHY标准高速发送到终端设备的接收端。
4、锁相环倍频模块（PLL）
锁相环倍频模块，为整个设计提供时钟，其中输入为SENSOR像素时钟Pix_clk ，对其进行倍频出MIPI信号转换出所需的时钟信号byte_clk时钟并输出两个高速ODDRx4的时CLKOP钟与CLKOS（0和一个90度的相移）。
byte_clk=Pix_clk * word_width / (8 * lane_width)
CLKOP= Pix_clk * word_width / (8 * lane_width) *4
CLKOS=！CLKOP（相位CLKOS与CLKOP相差90度）
上式中 Pix_clk为SENSOR像素输出时钟，word_width为SENSOR输出数据位宽，lane_width为MIPI输出差分线对数。本实用型创新中word_width=10bit，lane_width=1。
MIPI信号在传输过程中包内信号电平是200mV，包间以及启动和包结束时信号电平为1.2V，两种不同的电压摆幅，需要两组不同的LVDS驱动电路轮流工作，为了在传输过程中终端可以接受数据后正确解析，MIPI定义了比较长的可靠过渡时间，加起来最少有600ns，而且规定各个时间参数是可调的。
终端设备在过渡时间内完成与发送端的匹配后，可以解析出WC（数据计数值）、VC（虚拟通道类型），数据类型(DT)，ECC(纠错码) 校验组成的包头， CRC（循环冗余校验）校验码作为包尾，以及包内像素数据。
除去LATTCE提供的IP核调用，本发明的创新之处在于是对整个DVP转MIPI系统的复位做了特别设计，以及对匹配过渡时间的调节。
DVP信号的SENSOR，FV与LV以及Pixdata在上电后正常输出数据时，这几个信号之间从默认状态跳变到工作状态之间存在一定的时延，本发明根据SENSOR的FV信号在上电工作时状态跳转优先于LV信号、Pixdata信号，在检测到FV上升沿时对整个DVP转MIPI信号的系统进行复位。但检测FV上升沿到来并复位这个动作要在LV信号跳转之前完成。这样设计在每一帧到来之时都保证DVP转MIPI系统进行一次复位，避免SENSOR工作状态改变时，DVP转MIPI系统出现异常。
最后应说明的是：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种基于FPGA芯片的DVP信号转MIPI信号的方法，其特征在于，包括以下步骤：
步骤1）基于莱迪思（LATTICE）的FPGA芯片，调用IP核将DVP信号先由比特重组模块（1）进行分割，再进行协议组包，为数据加上包头和包含 CRC 校验信息的包尾；
步骤2）将步骤1）中得到的信号数据送入低功耗与高速信号时延控制模块LP_LS_DELAY_CNTRL，最后再通过D-PHY- Refence IP将数据发送到移动设备接收端。
2.根据权利要求1所述的方法，其特征在于，步骤1中具体包括：
基于比特重组模块，根据DVP的FV(FRAME VAILD)信号、LV(LINE VAILD)信号将DVP信号Pixdata先由PIXEL到BYTE重进行分割，再进行协议组包，为数据加上包头和包含 CRC 校验信息的包尾，其中，WC为16bit字节计数值，VC为2bit虚拟通道值。
3.根据权利要求1所述的方法，其特征在于，步骤2）中，具体包括：
基于低功耗、高速数据模式时延控制模块LP_LS_DELAY_CNTRL，调节MIPI信号匹配过渡时间段、MIPI信号的状态切换；
并由用户根据自己的需求去调节MIPI过渡时间段来匹配所用接收端芯片的MIPI信号接收。
4.根据权利要求1所述的方法，其特征在于，步骤1）中，还包括：基于MIPI发送模块D-PHY Reference IP，并根据LP_LS_DELAY_CNTRL的控制来发送MIPI信号。
5.根据权利要求1所述的方法，其特征在于，还包括：基于倍频模块PLL，对输入的Pix_clk 时钟进行倍频出MIPI信号转换出所需的时钟信号byte_clk。
6.一种基于FPGA芯片的DVP信号转MIPI信号的系统，包括：
比特重组模块（1），所述比特重组模块包括：字节并转串打包模块（2）、数据加包头模块（3）和加校验和模块；
低功耗、高速模式延时控制模块（5）；
D-PHY标准的数据发送模块（6）；以及锁相环倍频模块（7）；
其中， DVP信号先由比特重组模块进行分割，再进行协议组包，为数据加上包头和包含CRC 校验信息的包尾；
所述比特重组模块将得到的信号数据送入低功耗与高速信号时延控制模，最后再通过D-PHY标准的数据发送模块将数据发送到移动设备接收端。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110334044A (zh) * 2019-05-29 2019-10-15 深圳市紫光同创电子有限公司 一种mipi dphy发送电路及设备
CN111123222A (zh) * 2019-12-13 2020-05-08 南京理工大学 基于fpga的高速公路车辆多阵元雷达回波模拟器及实现方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8280772B2 (en) * 2004-06-08 2012-10-02 Time Warner, Inc. Method of playing content having a termination time
CN105611177A (zh) * 2016-03-11 2016-05-25 北京全景思维科技有限公司 实现全景相机的多个摄像头同时拍摄的方法及全景相机
CN106488225A (zh) * 2016-10-26 2017-03-08 昆山软龙格自动化技术有限公司 多帧缓存双摄同测测试卡
CN107105217A (zh) * 2017-04-17 2017-08-29 深圳奥比中光科技有限公司 多模式深度计算处理器以及3d图像设备
CN107547782A (zh) * 2017-03-01 2018-01-05 深圳市星航洋科技有限公司 一种带有分享和安全预警功能的夜间运动的摄像机

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8280772B2 (en) * 2004-06-08 2012-10-02 Time Warner, Inc. Method of playing content having a termination time
CN105611177A (zh) * 2016-03-11 2016-05-25 北京全景思维科技有限公司 实现全景相机的多个摄像头同时拍摄的方法及全景相机
CN106488225A (zh) * 2016-10-26 2017-03-08 昆山软龙格自动化技术有限公司 多帧缓存双摄同测测试卡
CN107547782A (zh) * 2017-03-01 2018-01-05 深圳市星航洋科技有限公司 一种带有分享和安全预警功能的夜间运动的摄像机
CN107105217A (zh) * 2017-04-17 2017-08-29 深圳奥比中光科技有限公司 多模式深度计算处理器以及3d图像设备

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
郗望: ""基于MIPI CSI-2协议的摄像头芯片数据发送端接口设计"", 《中国优秀硕士学位论文全文数据库信息科技辑》 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110334044A (zh) * 2019-05-29 2019-10-15 深圳市紫光同创电子有限公司 一种mipi dphy发送电路及设备
CN110334044B (zh) * 2019-05-29 2022-05-20 深圳市紫光同创电子有限公司 一种mipi dphy发送电路及设备
CN111123222A (zh) * 2019-12-13 2020-05-08 南京理工大学 基于fpga的高速公路车辆多阵元雷达回波模拟器及实现方法
CN111123222B (zh) * 2019-12-13 2022-06-28 南京理工大学 基于fpga的高速公路车辆多阵元雷达回波模拟器及实现方法

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