KR20230093046A - 64B/66B 변환의 serdes 아키텍처 - Google Patents

64B/66B 변환의 serdes 아키텍처 Download PDF

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Abstract

본 발명은 64B/66B 변환의 serdes 아키텍처를 제공하는 것으로, XLGMII、PCS층 및 PMA층을 포함하고, 상기 PCS층과 상기 PMA층의 인터페이스 비트폭을 66bit로 설정한다. 본 발명의 64B/66B 변환의 serdes 아키텍처에서, 64B/66B 변환의 serdes 아키텍처는 PCS와 PMA의 인터페이스 데이터 비트폭을 66bit로 설정하는 것을 통해, PCS 내부 클럭 수량을 감소시키고, PCS 내부의 작업 빈도와 논리 복잡도를 효과적으로 낮추고, PCS 내부 디지털 설계의 타이밍 요구를 낮추어서, 칩 설계 원가를 효과적으로 줄이고, 칩 성능 및 신뢰성을 향상시킬 수 있다.

Description

64B/66B 변환의 serdes 아키텍처
본 발명은 FPGA칩의 IP설계 기술분야에 관한 것으로, 보다 상세하게는 64B/66B 변환의 serdes 아키텍처에 관한 것이다.
고속 시리얼 트랜시버(High Speed Serial Transceiver)는 현재 필드 프로그램 가능 게이트 어레이(Field Programmable Gate Array, FPGA)를 포함한 고속 칩 중의 중요한 기능 조성 부분이고, 물리 매체 접속층(Physical Medium Attachment，PMA) 및 물리 코딩 서브층(Physical Coding Sub-layer，PCS) 등 IP로 조성된다. PCS는 유연한 단어 정렬(Word Alignment) 기능; 채널 본딩(Channel Bonding): 채널 정렬 실현, CTC(Clock Tolerance Compensation)：송신 클럭과 수신 클럭을 보상하는 미세한 주파수차를 실현하는 등 통상적인 기능을 지원할 수 있다.
Serdes IP에서, 64B/66B 부호화 및 복호화는 지원을 필요로 하는 일반적인 기능이다. 종래 기술 중의 아키텍처에서 송신측은 송신 기어 박스(tx_gear_box) 중에서 tx buffer을 통해 클럭 주파수 스위칭을 진행해야 되고, 클럭 주파수가 빨라지기 때문에, 33개 클럭 주기마다 읽기 조작을 1비트 정지하여, idle 바이트를 삽입하여, 대역폭 매칭을 보장할 수 있다. 그 다음 66bit데이터를 64bit데이터로 정합한 후 idle 바이트를 삭제하여, PCS/PMA 인터페이스 요구에 적합하게 한다.
수신측은 송신측과 반대로, 수신 기어 박스(rx_gear_box) 중에서, 우선 64bit데이터를 66bit 데이터로 결합하고, rx buffer에 써넣어 클럭 도메인 스위칭을 진행하고, 클럭 주파수가 비교적 낮은 클럭 도메인에 스위칭되었기 때문에, 33개 클럭 주기마다 쓰기 조작을 1비트 정지하여, 채널 대역폭의 매칭을 수신하도록 확보할 수 있다.
이러한 구조에서 PCS과 PMA인터페이스는 64bit(16bit、20bit，32bit，40bit) 비트폭이고, 인터페이스 속도는 고속 차동선 속도와 비트폭의 비례값이고, PCS 내부 처리는 2개 클럭 도멘인을 포함하고, 기어 유닛은 클럭 도메인 스위칭을 진행해야 되고, 데이터를 다시 정합하고, 비트폭을 변환하여, 칩 설계 복잡도가 상대적으로 높다.
본 발명은 64B/66B 변환의 serdes 아키텍처를 제공하는 것을 목적으로 한다.
상기 목적을 실현하기 위해, 본 발명은, XLGMII、PCS층 및 PMA층을 포함하고, 상기 PCS층과 상기 PMA층의 인터페이스 비트폭을 66bit로 설정하는 64B/66B 변환의 serdes 아키텍처를 제공한다.
바람직하게는, 상기 PCS층은 PCS 송신 장치를 포함하고, 상기 PCS송신 장치는 부호화 유닛과 스크램블링 유닛을 포함할 수 있다.
상기 부호화 유닛은 상기 XLGMII의 인터페이스 데이터를 64B_66B 블록 데이터로 부호화시키도록 구성되고;
상기 스크램블링 유닛은 상기 64B_66B 블록 데이터에 대해 스크램블링을 진행하도록 구성될 수 있다.
바람직하게는, PMA층은 PMA 송신 장치를 포함할 수 있다.
바람직하게는, PCS 송신 장치, PMA 송신 장치는 동일한 하나의 클럭 도메인에 있을 수 있다.
바람직하게는, 상기 PCS층은 PCS 수신 장치를 포함하고, 상기 PCS수신 장치는 블록 동기화 유닛, 디스크램블링 유닛 및 복호화 유닛을 포함할 수 있다.
상기 블록 동기화 유닛은 블록 동기화 헤더 정보에 따라 수신된 64B_66B 블록 데이터에 대해 동기화 정의를 진행하도록 구성되고;
상기 디스크램블링 유닛은 상기 64B_66B 블록 데이터에 대해 디스크램블링을 진행하도록 구성되고;
상기 복호화 유닛은 상기 디스크램블링 후의 64B_66B 블록 데이터에 대해 복호화를 진행하고 또한 상기 XLGMII으로 송신하도록 구성될 수 있다.
바람직하게는, 상기 PMA층은 PMA 수신 장치를 포함할 수 있다.
바람직하게는, PCS 수신 장치, PMA 수신 장치는 동일한 하나의 클럭 도메인에 있을 수 있다.
본 발명의 유리한 효과는: 64B/66B 변환의 serdes 아키텍처를 제공하여, 64B/66B 변환의 serdes 아키텍처는 PCS 및 PMA의 인터페이스 데이터 비트폭을 66bit로 설정하여, PCS 내부 클럭 수량을 감소시키고, PCS 내부의 작업 빈도와 논리 복잡도를 효과적으로 낮추고, PCS 내부 디지털 설계의 타이밍 요구를 낮추어서, 칩 설계 원가를 효과적으로 줄이고, 칩 성능 및 신뢰성을 향상시키는데 있다.
도1은 본 발명 실시예에서 제공한 64B/66B 변환의 serdes 아키텍처의 구조를 나타낸 개략도;
도2는 본 발명 실시예에서 제공한 송신 방향 클럭의 주파수 생성을 나타낸 개략도;
도3은 본 발명 실시예에서 제공한 수신 방향 클럭의 주파수 생성을 나타낸 개략도.
아래에 도면과 실시방식을 결합하여 본 발명에 대해 진일보 설명을 진행한다.
설명이 필요한 것은, 본 발명 실시예 중의 모든 방향성 표시(예를 들면, 상, 하, 좌, 우, 전, 후, 내, 외, 정상부, 밑부......)는 단지 어느 한 특정 자태(도시한 바와 같음) 하에서 각 부품 사이의 상대적 위치 관계 등을 해석하기 위한 것일 뿐이고, 만약 해당 특정 자태에 개변이 발생할 때, 해당 방향성 지시는 또한 상응하게 따라서 개변될 수 있다.
본 발명 실시예는 64B/66B 변환의 serdes 아키텍처를 제공하는 것으로, XLGMII(Media Independent Interface, 매체 독립 인터페이스)、PCS층 및 PMA층을 포함하고, 상기 PCS층과 상기 PMA층의 인터페이스 비트폭을 66bit로 설정한다.
본 발명의 64B/66B 변환의 serdes 아키텍처는 PCS와 PMA의 인터페이스 데이터 비트폭을 66bit로 설정하는 것을 통해, PCS 내부 클럭 수량을 감소시키고, PCS 내부의 작업 빈도와 논리 복잡도를 효과적으로 낮추고, PCS 내부 디지털 설계의 타이밍 요구를 낮추어서, 칩 설계 원가를 효과적으로 줄이고, 칩 성능 및 신뢰성을 향상시킬 수 있다.
나아가, 상기 PCS층과 상기PMA층 사이의 주파수는 1/66의 회선 속도로 설정한다.
본 실시예에서, 상기 PCS층은 PCS 송신 장치를 포함하고, 상기 PCS송신 장치는 부호화 유닛과 스크램블링 유닛을 포함한다.
상기 부호화 유닛은 상기 XLGMII데이터를 64B_66B 블록 데이터로 부호화시키도록 구성되고;
상기 스크램블링 유닛은 상기 64B_66B 블록 데이터에 대해 스크램블링을 진행하도록 구성된다.
본 실시예에서, 상기 PCS층은 PCS 수신 장치를 포함하고, 상기 PCS수신 장치는 블록 동기화 유닛, 디스크램블링 유닛 및 복호화 유닛을 포함한다.
상기 블록 동기화 유닛은 블록 동기화 정보에 따라 수신된 64B_66B 블록 데이터에 대해 동기화 정의를 진행하도록 구성되고;
상기 디스크램블링 유닛은 상기 64B_66B 블록 데이터에 대해 디스크램블링을 진행하도록 구성되고;
상기 복호화 유닛은 상기 디스크램블링 후의 64B_66B 블록 데이터에 대해 복호화를 진행하고 또한 상기 XLGMII으로 송신하도록 구성된다.
바람직하게는, 상기 PMA층은 PMA 송신 장치를 포함한다. 여기서, 상기 PCS 송신 장치, PMA 송신 장치는 동일한 하나의 클럭 도메인에 있다.
바람직하게는, 상기 PMA층은 PMA 수신 장치를 포함한다. 여기서, PCS 수신 장치, PMA 수신 장치는 동일한 하나의 클럭 도메인에 있다.
도1에서 도시한 바와 같이, 본 발명 실시예에서 제공한 64B/66B 변환의 serdes 아키텍처는, XLGMII(Media Independent Interface, 매체 독립 인터페이스)、PCS층 및 PMA층을 포함하고, 상기 PCS층과 상기 PMA층의 인터페이스 비트폭을 66bit로 설정하고, 상기 PCS층과 상기 PMA층 사이의 주파수는 1/66의 회선 속도로 설정한다.
상기 PCS층은 PCS 송신 장치(PCS Transmit) 및 PCS 수신 장치(PCS Receive)를 포함한다.
여기서, 상기 PCS송신 장치(PCS Transmit)는 부호화 유닛(encode)과 스크램블링 유닛(scramble)을 포함한다.
상기 부호화 유닛(encode)은 상기 XLGMII의 인터페이스 데이터를 64B_66B 블록 데이터로 부호화시키도록 구성되고; 8개 데이터 바이트 또는 제어 단어, 및 2bit의 동기화 헤더(sync_header)는1개 블록 데이터를 조성한다.
여기서, 송신 방향 XLGMII의 인터페이스 데이터는, TXD[127:0]: 데이터 송신 채널, 128 비트 병렬 데이터; TXC[15:0]: 송신 채널 제어 신호, TXC＝0인 경우, TXD 상에서 전송된 것은 데이터임을 표시하고, TXC＝1인 경우, TXD 상에서 전송된 것은 제어 캐릭터임을 표시하고; TX_CLK: TXD와 TXC의 참조 클럭, 클럭 신호의 상승 에지와 하강 에지에서 모두 데이터를 샘플링함;을 포함한다.
상기 스크램블링 유닛(scramble)은 상기 64B_66B 블록 데이터에 대해 스크램블링을 진행하도록 구성되어, 64B_66B 블록 데이터 중의 연속 '1' 연속 '0'인 데이터의 수량을 감소시키고, 동기화 헤더(sync_header)는 스크램블링되지 않는다.
상기 PCS 수신 장치(PCS Receive)는 블록 동기화 유닛(block_sync), 디스크램블링 유닛(descramble) 및 복호화 유닛(decode)을 포함한다.
상기 블록 동기화 유닛(block_sync)은 블록 동기화 헤더(sync_header) 정보에 따라 수신된 64B_66B 블록 데이터에 대해 동기화 정의를 진행하도록 구성되고;
상기 디스크램블링 유닛은 상기 64B_66B 블록 데이터에 대해 디스크램블링을 진행하도록 구성되고;
상기 복호화 유닛은 상기 디스크램블링 후의 64B_66B 블록 데이터에 대해 복호화를 진행하고 또한 상기 XLGMII으로 송신하도록 구성된다.
여기서, 수신 방향 XLGMII의 인터페이스 데이터는, RXD[127:0]: 데이터 수신 채널, 128 비트 병렬 데이터; RXD [15:0]: 수신 채널 제어 신호, RXC＝0인 경우, RXD 상에서 전송된 것은 데이터임을 표시하고, RXC＝1인 경우, RXD 상에서 전송된 것은 제어 캐릭터임을 표시하고; RX_CLK: RXD와 RXC의 참조 클럭, 클럭 신호의 상승 에지와 하강 에지에서 모두 데이터를 샘플링함; 을 포함한다.
바람직하게는, 상기 PMA 층은 PMA 송신 장치(PMA Transmit) 및 PMA 수신 장치(PMA Receive)를 포함한다.
여기서, 상기 PCS 송신 장치(PCS Transmit), PMA송신 장치(PMA Transmitter)는 동일한 하나의 클럭 도메인에 있고, 즉, 송신 방향 각 유닛은 모두 동일한 하나의 클럭 도메인에서 작업하며, 또한 클럭 주파수는 모두 송신 직렬 데이터(tx_serial_data) 속도/66이며, 주파수 스위칭을 진행할 필요가 없이, 자원을 절약하고, 설계 복잡도를 낮출 수 있다. 상기 PCS 수신 장치(PCS Receive), PMA 수신 장치(PMA Receiver)는 동일한 하나의 클럭 도메인에 있고, 즉, 수신 방향 각 유닛은 모두 동일한 하나의 클럭 도메인에서 작업하며, 또한 클럭 주파수는 모두 수신 직렬 데이터(rx_serial_data) 속도/66이며, 주파수 스위칭을 진행할 필요가 없이, 자원을 절약하고, 설계 복잡도를 낮출 수 있다.
나아가, PCS층 사용 클럭은 PMA층에 의해 생성되고, 비트폭이 66bit인 경우, 송신 방향 병렬 클럭(pma_tclk)의 주파수는 송신 직렬 데이터(tx_serial_data) 속도/66이고, 수신 방향 병렬 클럭(pma_rclk)의 주파수는 수신 직렬 데이터(rx_serial_data) 속도/66이다.
PCS층 내부 및 PMA층의 인터페이스 데이터 비트폭을 66bit로 설정하는 것을 통해, PCS층 내부 클럭 수량을 감소시키고, PCS층 내부의 작업 빈도와 논리 복잡도를 효과적으로 낮추고, PCS 내부 디지털 설계의 타이밍 요구를 낮추어서, 칩 설계 원가를 효과적으로 줄이고, 칩 성능 및 신뢰성을 향상시킬 수 있다.
도2에서 도시한 바와 같이, 송신 방향 병렬 클럭(pma_tclk)의 주파수 생성을 나타낸 개략도이고, 제1초기 주파수 분할기(D10)는 송신 직렬 데이터(tx_serial_data)( txp/n)와 위상 동기 루프 클럭(pllclock)의 비례 관계를 설정하도록 구성되고, 고속 직렬 클럭(s_clk)을 생성하여 병렬 직렬 출력(PISO)으로 전송하고; 또한 제11주파수 분할기(D11), 제12주파수 분할기(D12)를 통해 주파수 분할을 진행한 후, PCS층에 제공하는 송신 방향 병렬 클럭(pma_tclk)을 획득하고; 및 송신 데이터(tx_data)[65:0]는 병렬 직렬 출력(PISO)을 통해 송신 직렬 데이터(tx_serial_data) (txp/n)를 출력한다. 인터페이스 비트폭이 66bit인 경우, D11을 11로 설정하고, D12를 3으로 설정하며, 즉 주파수가 송신 직렬 데이터(tx_serial_data) 속도/66인 송신 방향 병렬 클럭(pma_tclk)을 생성한다.
도3에서 도시한 바와 같이, 수신 방향 병렬 클럭(pma_rclk)의 주파수 생성을 나타낸 개략도이고, 제2초기 주파수 분할기(D20)는 수신 직렬 데이터(rx_serial_data)( rxd)와 CDR복원 클럭(rec_clk)의 비례 관계를 설정하도록 구성되고, 고속 직렬 클럭（rec_sclk）을 생성하여 직렬 병렬 출력(SIPO)으로 전송하고; 또한 제21주파수 분할기(D21), 제22주파수 분할기(D22)를 통해 주파수 분할을 진행한 후, PCS층에 제공하는 수신 방향 병렬 클럭(pma_rclk)을 획득하고; 및 수신 직렬 데이터(rx_serial_data)(rxd)는 직렬 병렬 출력(SIPO)을 통해 수신 데이터(rx_data)[65:0]를 출력한다. 인터페이스 비트폭이 66bit인 경우, D21을 11로 설정하고, D22를 3으로 설정하며, 즉 주파수가 수신 직렬 데이터(rx_serial_data) 속도/66인 수신 방향 병렬 클럭(pma_rclk)을 생성한다.
본 발명 실시예에서 제공한 64B/66B 변환의 serdes 아키텍처는 PCS층과 PMA층 사이의 인터페이스 데이터 비트폭을 66bit로 설정하여, 대응하는 인터페이스 클럭 주파수는 송신 직렬 데이터(tx_serial_data) 속도/66이고, 즉 PMA층 내부 클럭 주파수를 감소시키고, 아울러 PCS/XLGMII 인터페이스 비트폭과 일치하기 때문에, PCS/XLGMII 인터페이스 속도와 PCS/PMA 인터페이스 속도는 서로 같다. 해당 아키텍처의 전반 PCS층 내부에는 단지 1개 클록 도메인만 있으므로, 기어 박스 유닛(gear box)을 생략하고, 자원을 절약하고, 설계 복잡도를 감소시킬 수 있다.
상기한 바는 단지 본 발명의 실시방식이고, 여기서 응당 지적해야 할 것은, 해당분야의 통상의 지식을 가진 자라면, 본 발명의 창조 구상을 벗어나지 않은 전제 하에서, 개진을 진행할 수도 있지만, 이러한 개진은 모두 본 발명의 보호 범위 내에 속해야 한다.

Claims (7)

  1. XLGMII、PCS층 및 PMA층을 포함하고, 상기 PCS층과 상기 PMA층의 인터페이스 비트폭을 66bit로 설정하는 것을 특징으로 하는 64B/66B 변환의 serdes 아키텍처.
  2. 제1항에 있어서,
    상기 PCS층은 PCS 송신 장치를 포함하고, 상기 PCS송신 장치는 부호화 유닛과 스크램블링 유닛을 포함하고;
    상기 부호화 유닛은 상기 XLGMII의 인터페이스 데이터를 64B_66B 블록 데이터로 부호화시키도록 구성되고;
    상기 스크램블링 유닛은 상기 64B_66B 블록 데이터에 대해 스크램블링을 진행하도록 구성되는 것을 특징으로 하는 64B/66B 변환의 serdes 아키텍처.
  3. 제2항에 있어서,
    상기 PMA층은 PMA 송신 장치를 포함하는 것을 특징으로 하는 64B/66B 변환의 serdes 아키텍처.
  4. 제3항에 있어서,
    상기 PCS 송신 장치, PMA 송신 장치는 동일한 하나의 클럭 도메인에 있는 것을 특징으로 하는 64B/66B 변환의 serdes 아키텍처.
  5. 제1항에 있어서,
    상기 PCS층은 PCS 수신 장치를 포함하고, 상기 PCS수신 장치는 블록 동기화 유닛, 디스크램블링 유닛 및 복호화 유닛을 포함하고,
    상기 블록 동기화 유닛은 블록 동기화 헤더 정보에 따라 수신된 64B_66B 블록 데이터에 대해 동기화 정의를 진행하도록 구성되고;
    상기 디스크램블링 유닛은 상기 64B_66B 블록 데이터에 대해 디스크램블링을 진행하도록 구성되고;
    상기 복호화 유닛은 상기 디스크램블링 후의 64B_66B 블록 데이터에 대해 복호화를 진행하고 또한 상기 XLGMII으로 송신하도록 구성되는 것을 특징으로 하는 64B/66B 변환의 serdes 아키텍처.
  6. 제5항에 있어서,
    상기 PMA층은 PMA 수신 장치를 포함하는 것을 특징으로 하는 64B/66B 변환의 serdes 아키텍처.
  7. 제6항에 있어서,
    상기 PCS 수신 장치, PMA 수신 장치는 동일한 하나의 클럭 도메인에 있는 것을특징으로 하는 64B/66B 변환의 serdes 아키텍처.
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