WO2012049815A1 - 送信回路、受信回路、送信方法、受信方法、通信システム及びその通信方法 - Google Patents

Abstract

伝送路符号化されたシリアルデータの伝送において、送信側と受信側との間の早期のシンボル同期を確立しつつ、有効データの送信において、符号化ロスを低減する。送信回路は、有効データを送信しないアイドル期間においては、早期の確立が可能な第１の伝送路符号化（例えば、８Ｂ／１０Ｂ）を選択して、第１の伝送路符号化方式で符号化された同期用のシンボルを伝送し、受信回路はこれを受けてシンボル同期を確立し、これを維持する。そして、有効データの送信を行う場合に、送信回路は、パケット開始位置を示すシンボルを送信して、第１の伝送路符号化よりも符号化ロスの少ない第２の伝送路符号化（例えば、６４Ｂ／６６Ｂ）を選択して、第２の伝送路符号化方式で符号化された有効データを伝送する。受信回路は、パケット開始位置を示すシンボルを受信すると、第２の伝送路符号化方式での受信に切り替えて有効データの受信を実行する。

Description

送信回路、受信回路、送信方法、受信方法、通信システム及びその通信方法

　本発明は、伝送路符号化を行って通信を行うシリアル伝送を実行する送信回路、受信回路、送信方法、受信方法、通信システム及びその通信方法に関し、特に、早期の同期確立と符号化ロスの低減とを両立する技術に関する。

　近年の半導体装置の微細化やその処理性能の高速化に伴い、機器間あるいは機器内に搭載されるＬＳＩ（Large Scale Integration）間で通信するデータ量は、増加の一途を辿っている。通信するデータ量の増加に伴い、必要とするデータ通信用の端子（パッド）数も増加することが望まれるが、コストに影響するＬＳＩの端子数には、厳しい制約が課せられているのが現状である。そこで、より少ないＬＳＩ端子数で高速なデータ通信を実現するために、シリアル伝送を採用したインターフェース規格が広く普及している。

　一般にシリアル伝送方式では、シリアルデータにクロックエッジの情報を重畳するため、“０”か“１”の連続ビット数で示されるランレングスの延長を抑制する必要がある。また、このとき、所定期間内での“０”か“１”の発生頻度、即ち、ＤＣバランスが良好な伝送を行うことが望ましいとされている。そこで、このシリアル伝送では、ランレングスの抑制とＤＣバランスとの維持を図るべく、伝送路符号化を用いる。

　伝送路符号化には、ｍビットのデータキャラクタをｎ（ｍ＜ｎ）ビットにマッピングして符号化シンボルとするシンボルマッピング方式がある。また、伝送路符号化には、連続するｍビットのデータキャラクタをスクランブルによりビット撹乱して符号化ブロックとするスクランブル方式もある。

　特許文献１には、シンボルマッピング方式の一例として、８Ｂ／１０Ｂ方式が開示されている。また、非特許文献１には、スクランブル方式の一例として、６４Ｂ／６６Ｂ方式が開示されている。

　また、特許文献２には、スクランブル方式において誤り検査／訂正ビットを付加し、シンボルマッピング方式と符号化のワード長を揃えた上でそれら符号化方式を切り替える技術が開示されている。

米国特許第4,486,739号 国際公開第2008/059588号

IEEE Std 802.3-2008, "Part3 : Carrier Sense Multiple Access with Collision Detection (CSMA/CD) access method and Physical Layer specifications", Clause 49

　シンボルマッピング方式は、ｍビットをｎビットに拡大マッピングすることによる冗長性を活かし、例えば、８Ｂ／１０Ｂ方式におけるＣＯＭ（コンマ）シンボル（Ｋ２８．５）を定義する。つまり、シンボルマッピング方式は、シリアルデータ内でユニークなビットパターンとなる区切りシンボルを定義することができる。シンボルマッピング方式は、この区切りシンボルが存在することによりシリアルデータ内の符号化シンボルの先頭ビットの検出が容易になる。即ち、シンボルマッピング方式は、区切りシンボルがあることにより、正確なタイミングでシリアル－パラレル変換するためのシンボル同期が容易かつ高速に実現できるという利点がある。しかし、シンボルマッピング方式は、単一のデータキャラクタに対して、ランレングスやＤＣバランスを考慮したマッピングを行って符号化シンボルに変換するため、符号化効率が低く、データ転送効率が低下するという問題を有している。

　一方、スクランブル方式は、複数のデータキャラクタを束ねた上で、送信すべきデータキャラクタのデータ長に対して比較的短い同期ヘッダを付加するだけなので、シンボルマッピング方式に比べて符号化効率が高いと言える。例えば、シンボルマッピング方式の８Ｂ／１０Ｂ方式では、８ビットのデータキャラクタに対して冗長ビットが２ビットとなるため、２５％（２／８）の符号化ロスがある。これに対し、スクランブル方式の６４Ｂ／６６Ｂ方式では、６４ビットのデータキャラクタに対して冗長ビットが２ビットしかないので、約３％（６４／６６）程度しか符号化ロスがない。しかし、スクランブル方式では、データキャラクタがスクランブルによりランダム化され、シリアルデータ内でユニークなビットパターンを定義することができない。このため、スクランブル方式では、シンボルマッピング方式に比べ、シンボル同期（ブロック同期）に比較的長時間を要する。例えば、６４Ｂ／６６Ｂ方式では、２ビットの同期ヘッダが“０１”あるいは“１０”として定義されている。スクランブル方式では、シンボル同期（ブロック同期）のためには、シリアルデータ内で６６ビット毎に周期的に埋め込まれた同期ヘッダを、６４ブロック以上連続して検出する必要がある。このため、スクランブル方式では、伝送エラーなどによりシンボル同期が外れた場合や、アイドル期間に伝送を停止して省電力化を図る場合を考慮すると、シンボル同期（ブロック同期）の復旧に要するオーバーヘッドが大きくなる。つまり、スクランブル方式では、データ伝送の性能が大幅に低下するという課題を有する。

　本発明の目的は、上記課題に鑑みてなされたものであり、符号化効率の低下に伴うデータ伝送効率の低下を抑制しつつ、シンボル同期の確立を早期に実現することである。

　上記課題を解決するため、本発明に係る送信回路は、伝送路符号化されたシリアルデータを、シリアル伝送路を介して接続された受信回路に送信する送信回路であって、ｍビットの制御キャラクタをｎビット（ｍ＜ｎ）の符号化シンボルにマッピングする第１の伝送路符号化を行う第１の符号化回路と、前記第１の伝送路符号化よりも、前記受信回路との同期確立に時間を要し、且つ、符号化ロスの少ない伝送路符号化であって、連続するデータキャラクタをスクランブル処理によってビット撹乱した符号化ブロックを生成する第２の伝送路符号化を行う第２の符号化回路と、前記第１の符号化回路と前記第２の符号化回路とのうち、いずれの符号化回路を用いて送信をさせるかを選択する送信制御部と、前記送信制御部の選択結果に応じて生成された符号化シンボルあるいは符号化ブロックをシリアルデータに変換して前記シリアル伝送路に送信するシリアルドライバとを備え、前記送信制御部は、データキャラクタを送信しない期間には前記第１の符号化回路を選択して前記制御キャラクタに基づく符号化シンボルを送信させ、データキャラクタを送信する期間には前記第２の符号化回路に選択を切り替えて前記データキャラクタに基づく符号化ブロックを送信させることを特徴としている。

　また、本発明に係る受信回路は、ｍビットの制御キャラクタをｎビット（ｍ＜ｎ）の符号化シンボルにマッピングする第１の伝送路符号化により符号化されたシリアルデータ、及び、前記第１の伝送路符号化よりも同期確立に時間を要し、かつ、符号化ロスの少ない伝送路符号化であって、連続するデータキャラクタをスクランブル処理によってビット撹乱した符号化ブロックを生成する第２の伝送路符号化により伝送路符号化されたシリアルデータを、シリアル伝送路を介して接続された送信回路から受信する受信回路であって、前記符号化シンボルを制御キャラクタに復号する第１の復号化回路と、前記符号化ブロックをデスクランブルしてデータキャラクタに復号する第２の復号化回路と、前記第１の復号化回路と前記第２の復号化回路とのうち、いずれの復号化回路を用いての受信をさせるかを選択する受信制御部と、前記シリアル伝送路から受信したシリアルデータを、パラレルデータに変換し、前記パラレルデータを、前記第１の復号化回路と前記第２の復号化回路のうち前記受信制御部により選択された復号化回路に出力するシリアルレシーバとを備え、前記受信制御部は、符号化ブロックを受信しない期間は前記第１の復号化回路を選択し、符号化ブロックを受信する期間は前記第２の復号化回路を選択することを特徴としている。

　また、本発明に係る通信システムは、シリアル伝送路を介して接続された送信回路と受信回路間で伝送路符号化されたシリアルデータの伝送を行う通信システムであって、前記送信回路は、ｍビットの制御キャラクタをｎビット（ｍ＜ｎ）の符号化シンボルにマッピングする第１の伝送路符号化を行う第１の符号化回路と、前記第１の伝送路符号化よりも、前記受信回路との同期確立に時間を要し、且つ、符号化ロスの少ない伝送路符号化であって、連続するデータキャラクタをスクランブル処理によってビット撹乱した符号化ブロックを生成する第２の伝送路符号化を行う第２の符号化回路と、前記第１の符号化回路と前記第２の符号化回路とのうち、いずれの符号化回路を用いて送信をさせるかを選択する送信制御部と、前記送信制御部の選択結果に応じて生成された符号化シンボルあるいは符号化ブロックをシリアルデータに変換して前記シリアル伝送路に送信するシリアルドライバとを備え、前記送信制御部は、データキャラクタを送信しない期間には前記第１の符号化回路を選択して前記制御キャラクタに基づく符号化シンボルを送信させ、データキャラクタを送信する期間には前記第２の符号化回路に選択を切り替えて前記データキャラクタに基づく符号化ブロックを送信させ、前記受信回路は、前記符号化シンボルを制御キャラクタに復号する第１の復号化回路と、前記符号化ブロックをデスクランブルしてデータキャラクタに復号する第２の復号化回路と、前記第１の復号化回路と前記第２の復号化回路とのうち、いずれの復号化回路を用いての受信をさせるかを選択する受信制御部と、前記シリアル伝送路から受信したシリアルデータを、パラレルデータに変換し、前記パラレルデータを、前記第１の復号化回路と前記第２の復号化回路のうち前記受信制御部により選択された復号化回路に出力するシリアルレシーバとを備え、前記受信制御部は、符号化ブロックを受信しない期間は前記第１の復号化回路を選択し、符号化ブロックを受信する期間は前記第２の復号化回路を選択することを特徴としている。

　また、本発明に係る通信方法は、シリアル伝送路を介して接続された送信回路と受信回路間で伝送路符号化されたシリアルデータの伝送を行う通信システムにおける通信方法であって、前記伝送路符号化には、ｍビットの制御キャラクタをｎビット（ｍ＜ｎ）の符号化シンボルにマッピングする第１の伝送路符号化と、連続するデータキャラクタをスクランブルによってビット撹乱した符号化ブロックを生成する第２の伝送路符号化とが含まれ、前記第２の伝送路符号化は、前記第１の伝送路符号化よりも前記送信回路と前記受信回路との間の同期確立に時間を要し、且つ、符号化ロスが少ないものであり、前記通信システムによる前記通信方法は、前記第１の伝送路符号化と前記第２の伝送路符号化とを切り替えてシリアルデータの伝送を行い、前記符号化ブロックの伝送を行わない期間は、前記第１の伝送路符号化を用いた伝送を行い、前記符号化ブロックの伝送を行う期間は、前記第２の伝送路符号化を用いた伝送を行うことを特徴としている。

　また、本発明に係る送信方法は、伝送路符号化されたシリアルデータを、シリアル伝送路を介して接続された受信回路に送信する送信方法であって、ｍビットの制御キャラクタをｎビット（ｍ＜ｎ）の符号化シンボルにマッピングする第１の伝送路符号化を行う第１符号化ステップと、前記第１の伝送路符号化よりも、前記受信回路との同期確立に時間を要し、且つ、符号化ロスの少ない伝送路符号化であって、連続するデータキャラクタをスクランブル処理によってビット撹乱した符号化ブロックを生成する第２の伝送路符号化を行う第２符号化ステップと、前記第１の伝送路符号化と前記第２の伝送路符号化とのうち、いずれの伝送路符号化を用いて送信をさせるかを選択し、送信を制御する送信制御ステップと、前記選択結果に応じて生成された符号化シンボルあるいは符号化ブロックをシリアルデータに変換して前記シリアル伝送路に送信する送信ステップとを含み、前記送信制御ステップは、データキャラクタを送信しない期間には前記第１の伝送路符号化を選択して前記制御キャラクタに基づく符号化シンボルを送信させ、データキャラクタを送信する期間には前記第２の伝送路符号化に選択を切り替えて前記データキャラクタに基づく符号化ブロックを送信させることを特徴としている。

　また、本発明に係る受信方法は、ｍビットの制御キャラクタをｎビット（ｍ＜ｎ）の符号化シンボルにマッピングする第１の伝送路符号化により符号化されたシリアルデータ、及び、前記第１の伝送路符号化よりも同期確立に時間を要し、かつ、符号化ロスの少ない伝送路符号化であって、連続するデータキャラクタをスクランブル処理によってビット撹乱した符号化ブロックを生成する第２の伝送路符号化により伝送路符号化されたシリアルデータを、シリアル伝送路を介して接続された送信回路から、受信回路が受信する受信方法であって、前記受信回路が備える第１の復号化回路により、前記符号化シンボルを制御キャラクタに復号する第１の復号化ステップと、前記受信回路が備える第２の復号化回路により、前記符号化ブロックをデスクランブルしてデータキャラクタに復号する第２の復号化ステップと、前記第１の復号化回路と前記第２の復号化回路とのうち、いずれの復号化回路を用いての受信をさせるかを選択する受信制御ステップと、前記シリアル伝送路から受信したシリアルデータを、パラレルデータに変換し、前記パラレルデータを、前記第１の復号化回路と前記第２の復号化回路のうち前記受信制御ステップにより選択された復号化回路に出力する出力ステップとを含み、前記受信制御ステップは、符号化ブロックを受信しない期間は前記第１の復号化を選択し、符号化ブロックを受信する期間は前記第２の復号化を選択することを特徴としている。

　本発明は、符号化効率の低下に伴うデータ転送効率の低下を抑制しつつ、シンボル同期の確立を早期に実現することができる。

実施の形態に係る通信システムの全体構成例を示すブロック図 実施の形態に係る通信システムにおける送信回路の詳細構成例を示すブロック図 実施の形態に係る通信システムにおける受信回路の詳細構成例を示すブロック図 実施の形態に係る通信システムにおけるスクランブラ及びデスクランブラの構成例を示す図 ８Ｂ／１０Ｂ方式の特殊シンボルの機能割り当てを示す表 実施の形態に係る通信システムが用いる制御用のシンボルセットの一例を示す図 実施の形態に係る通信システムの動作例を示すタイミングチャート 第１の変形例に係る通信システムの省電力状態からの復旧動作を示すタイミングチャート 第１の変形例に係る通信システムの省電力状態への遷移動作を示すタイミングチャート 第２の変形例に係る通信システムにおける送信回路の詳細構成例を示すブロック図 第２の変形例に係る通信システムにおける受信回路の詳細構成例を示すブロック図 第２の変形例に係る通信システムの動作例を示すタイミングチャート 第３の変形例に係る通信システムにおける送信回路の詳細構成例を示すブロック図 第３の変形例に係る通信システムにおける受信回路の詳細構成例を示すブロック図 第３の変形例に係る通信システムが用いる符号化フレームの構成例を示す図 第３の変形例に係る通信システムのデータ伝送開始までの動作例を示すタイミングチャート 第３の変形例に係る通信システムのアイドル期間への遷移動作例を示すタイミングチャート

＜実施の形態＞
　以下、本発明の一実施形態である通信システムについて図面を用いて説明する。

　図１は、通信システムの構成例を示すブロック図である。

　図１に示すように通信システムは、ホスト装置１００とターゲット装置１１０とを含んで構成される。ホスト装置１００とターゲット装置１１０は、シリアル伝送路１２１とシリアル伝送路１２２とを介して接続される。

　シリアル伝送路１２１及びシリアル伝送路１２２は、共に、差動信号方式でのデータ伝送を行うための信号線対である。シリアル伝送路１２１は、信号線Ｄ０＋とＤ０－とからなり、ホスト装置１００からターゲット装置１１０へのデータ伝送に用いられる。また、シリアル伝送路１２２は、信号線Ｄ１＋とＤ１－とからなり、ターゲット装置１１０からホスト装置１００へのデータ伝送に用いられる。差動信号を伝送する場合には、基本的に、信号線Ｄ０－、Ｄ１－にはそれぞれ、信号線Ｄ０＋、Ｄ１＋に流される信号とは逆位相の信号が流される。

　ホスト装置１００は、データ処理部１０１と、インターフェース回路１０２と、Ｄ０＋端子１０６と、Ｄ０－端子１０７と、Ｄ１＋端子１０８と、Ｄ１－端子１０９とを含んで構成される。

　データ処理部１０１は、インターフェース回路１０２を用いたデータ伝送におけるデータの処理を行う機能を有する。データ処理部１０１は、例えば、送信すべきデータを指定し、インターフェース回路１０２への伝送、または、インターフェース回路１０２から伝送されてきたデータの処理をする。

　インターフェース回路１０２は、送信回路１０３と、ＰＬＬ（Phase Locked Loop）１０４と、受信回路１０５とを含んで構成される。

　実データ（有効データ、パケットペイロードともいう）をターゲット装置１１０に送信しないアイドル期間においては、送信回路１０３は、８Ｂ／１０Ｂ方式の符号化を行って制御信号等を、ターゲット装置１１０に送信する機能を有する。一方、データ処理部１０１から受け付けた実データをターゲット装置１１０に送信する期間において、送信回路１０３は、スクランブル方式の符号化を行って、実データを、ターゲット装置１１０に送信する機能を有する。送信回路１０３の詳細構成については、図２を用いて後述する。

　ＰＬＬ１０４は、インターフェース回路１０２がデータ伝送を実行するためのクロックを生成する機能を有する。

　受信回路１０５は、Ｄ１＋端子１０８とＤ１－端子１０９とを介して、ターゲット装置１１０からシリアル伝送路１２２に送信された差動信号を受けて、制御信号または実データを復号する機能を有する。受信回路１０５は、８Ｂ／１０Ｂ方式で符号化された制御信号を受信して８Ｂ／１０Ｂ方式で復号する。また、受信回路１０５は、実データを受信する期間はスクランブル方式に切り替えて復号する。

　ターゲット装置１１０は、バックエンド部１１１と、インターフェース回路１１２と、Ｄ０＋端子１１６と、Ｄ０－端子１１７と、Ｄ１＋端子１１８と、Ｄ１－端子１１９とを含んで構成される。

　バックエンド部１１１は、インターフェース回路１１２を用いたデータ伝送におけるデータの処理を行う機能を有する。バックエンド部１１１は、例えば、送信すべきデータを備えられた記録媒体（図示せず）から読み出し、インターフェース回路１１２への出力、または、インターフェース回路１１２から出力されてきたデータを記録媒体に書き込みをする。

　インターフェース回路１１２は、受信回路１１３と、ＰＬＬ１１４と、送信回路１１５とを含んで構成される。

　受信回路１１３は、Ｄ０＋端子１１６と、Ｄ０－端子１１７とを介して、ホスト装置１００からシリアル伝送路１２１に送信された差動信号を受けて復号する機能を有する。受信回路１１５は、８Ｂ／１０Ｂ方式で符号化された制御信号を受信して８Ｂ／１０Ｂ方式で復号し、実データを受信する期間はスクランブル方式に切り替えて復号する。受信回路１１３の詳細については、図３を用いて後述する。

　ＰＬＬ１１４は、インターフェース回路１１２がデータ伝送を実行するためのクロックを生成する機能を有する。

　送信回路１１５は、バックエンド部１１１からの指示により実データ（パケットペイロード）をホスト装置１００に送信しないアイドル期間において、８Ｂ／１０Ｂ方式で符号化された制御信号等を、ホスト装置１００に送信する機能を有する。なお、送信回路１１５は、８Ｂ／１０Ｂ方式で符号化された制御信号等を、Ｄ１＋端子１１８とＤ１－端子１１９とを介して差動信号により、ホスト装置１００に送信する。一方、送信回路１１５は、バックエンド部１１１から受け付けた実データをホスト装置１００に送信するとき、スクランブル方式の符号化を行って、ターゲット装置１１０に送信する機能を有する。なお、送信回路１１５は、スクランブル方式で符号化された実データを、Ｄ１＋端子１１８とＤ１－端子１１９とを介して差動信号により、ターゲット装置１１０に送信する。

　図２は、ホスト装置１００の送信回路１０３の詳細な構成例を示している。本図面を用いて、送信回路１０３について説明する。なお、ターゲット装置１１０の送信回路１１５は、送信データの入力元がデータ処理部１０１であるかバックエンド部１１１であるかの差異と、出力先の端子が互いに異なるという差異以外、送信回路１０３と同等の構成を備える。したがって、送信回路１１５の詳細構成例についての説明は、割愛する。

　図２に示すように、送信回路１０３は、第１の符号化回路２０１と、第２の符号化回路２０２と、送信制御部２０３と、シリアルドライバ２０４とを含んで構成される。

　第１の符号化回路２０１は、送信制御部２０３から入力された８ビットの制御キャラクタ（ＴＸＣ：TX Control character）を、１０ビットの符号化シンボルにマッピングする。さらに、第１の符号化回路２０１は、マッピングした１０ビットの符号化シンボルをシリアルドライバ２０４に出力する機能を有する。

　第２の符号化回路２０２は、送信制御部２０３から連続する８ビットのデータキャラクタ（ＴＸＤ：TC Data character）を入力する。第２の符号化回路２０２は、入力された連続する８ビットのデータキャラクタ（ＴＸＤ：TX Data character）を、所定のスクランブル多項式に従ったスクランブル処理によって８ビットの符号化ブロックを生成する。さらに、第２の符号化回路２０２は、生成した８ビットの符号化ブロックをシリアルドライバ２０４に出力する機能を有する。

　送信制御部２０３は、送信バス（ＴＢＵＳ）からの送信要求がないアイドル期間においては、送信選択信号（ＴＳＥＬ）をＬｏｗとして第１の符号化回路２０１を選択する。なお、ここでいう選択とは、第１の符号化回路２０１から出力される符号化シンボルを、シリアライザ（ＳＥＲ：Serializer）２０５に処理させることと同義である。

　そして、送信制御部２０３は、アイドル期間の符号化シンボルを送信するため、８ビットの制御キャラクタ（ＴＸＣ）を第１の符号化回路２０１に出力する。ここで、送信制御部２０３は、８Ｂ／１０Ｂ方式の符号化シンボルとして、通常のデータバイトを示すＤシンボルと、制御用のＫシンボルとを組み合わせて用いる。この場合、送信制御部２０３は、ＤシンボルとＫシンボルとのうちいずれのシンボルに、符号化するかを識別させるための１ビットの符号化モード（ＴＸＭ：TX coding Mode）も併せて出力する。

　送信制御部２０３は、送信バス（ＴＢＵＳ）から送信要求が発生すると、パケット開始位置を示す符号化シンボルの出力後に送信選択信号（ＴＳＥＬ）を、Ｈｉｇｈとして第２の符号化回路２０２に選択を切り替える。そして、送信制御部２０３は、送信バス（ＴＢＵＳ）からの送信データ（パケットペイロード）を８ビットのデータキャラクタ（ＴＸＤ）として、第２の符号化回路２０２に出力する。送信制御部２０３は、パケットペイロードの終端となる符号化ブロックの送信後、再度、送信選択信号（ＴＳＥＬ）をＬｏｗにして第１の符号化回路２０１に選択を切り替える。さらに、送信制御部２０３は、パケット終端位置を示す符号化シンボルの送信を行うことによりパケット送信を完了する。

　また、送信制御部２０３は、受信回路１１３に伝送する有効データのパケットのデータサイズとして所定のパケットサイズ（例えば、５１２バイト）を記憶しておく。送信制御部２０３は、当該データサイズ分のパケットを送信すると、第２の符号化回路２０３の選択から、第１の符号化回路２０１への選択に切り替える。即ち、送信制御部２０３は、受信選択信号（ＴＳＥＬ）をＨｉｇｈからＬｏｗに切り替える。送信制御部２０３は、送信すべき有効データが送信バス（ＴＢＵＳ）に残っている場合、再度ＳＯＰを送ってから第１の符号化回路２０１の選択から第２の符号化回路２０２への選択に切り替えてのデータ伝送を実行する。

　シリアルドライバ２０４は、パラレルデータをシリアルデータに変換してシリアル伝送路１２１に出力する機能を有する。シリアルドライバ２０４は、ＳＥＲ２０５と差動ドライバ２０６とを含んで構成される。

　ＳＥＲ２０５は、送信制御部２０３からの送信選択信号（ＴＳＥＬ）で示される指示に従って、第１の符号化回路２０１と第２の符号化回路２０２とから出力された信号の一方を選択する機能を有する。また、ＳＥＲ２０５は、入力された符号化シンボルあるいは符号化ブロックをシリアルデータに変換して差動ドライバ２０６に伝達する機能を有する。具体的には、ＳＥＲ２０５は、送信選択信号（ＴＳＥＬ）がＬｏｗを示す場合に、第１の符号化回路２０１からの出力を選択し、送信選択信号（ＴＳＥＬ）がＨｉｇｈを示す場合に第２の符号化回路２０２からの出力を選択する機能を有する。

　差動ドライバ２０６は、ＳＥＲ２０５から出力されたシリアルデータを差動信号に変換し、当該差動信号をＤ０＋端子１０６と、Ｄ０－端子１０７とを介してシリアル伝送路１２１に出力する機能を有する。

　一般に、差動ドライバ２０６は、一定の電流源で動作するアナログ回路で構成されえるため、有効なデータを送信していないアイドル期間も電力を消費する。このため、送信制御部２０３は、シリアルドライバ２０４のイネーブル信号（ＴＸＥＮ）を制御して、アイドル期間における送信動作を停止させる機能も有する。差動ドライバ２０６は、イネーブル信号（ＴＸＥＮ）がＬｏｗとなって送信動作を停止すると、シリアル伝送路１２１の両信号線の電位をプルアップあるいはプルダウンして、両信号線を流れる信号の電位の差分である差動振幅を０Ｖとする。なお、プルダウンは、例えば、差動ドライバ２０６の出力電位をグランドレベルに固定する構成であってもよい。あるいは、プルダウンは、差動ドライバ２０６をハイインピーダンス状態にして外付けのプルダウン抵抗器でグランドレベルに固定する構成としてもよい。更に、プルアップ抵抗器は、半導体チップ内のトランジスタで形成されたオンチップ抵抗で構成してもよい。

　図３は、受信回路１１３の詳細な構成例を示している。本図面を用いて受信回路１１３について説明する。なお、受信回路１１３は、受信したデータの出力元がデータ処理部１０１であるかバックエンド部１１１であるかの差異と、受信データを受け取る端子が互いに異なるという差異以外、受信回路１０５は受信回路１１３と同等の構成を備える。したがって、受信回路１０５の詳細構成例についての説明は、割愛する。

　図３に示すように、受信回路１１３は、シリアルレシーバ３０１と、第１の復号化回路３０２と、第２の復号化回路３０３と、受信制御部３０４とを含んで構成される。

　シリアルレシーバ３０１は、シリアル伝送路１２１を介して受信したシリアルデータを、パラレルデータに変換して、第１の復号化回路３０２または第２の復号化回路３０３に出力する機能を有する。

　シリアルレシーバ３０１は、差動レシーバ３０５と、デシリアライザ（ＤＥＳ：DE-Serializer）３０６とを含んで構成される。

　差動レシーバ３０５は、シリアル伝送路１２１を介して、受信した差動信号を、シリアルデータとしてデシリアライザ３０６に出力する機能を有する。

　デシリアライザ３０６は、入力されたシリアルデータをパラレルデータに変換して、受信制御部３０４から出力される受信選択信号（ＲＳＥＬ）に従って、第１の復号化回路３０２または第２の復号化回路３０３に出力する機能を有する。具体的には、デシリアライザ３０６は、受信選択信号（ＲＳＥＬ）がＬｏｗである場合に、１０ビットの符号化シンボルとして第１の復号化回路３０２に出力する。また、デシリアライザ３０６は、受信選択信号（ＲＳＥＬ）がＨｉｇｈである場合に、８ビットの符号化ブロックとして第２の復号化回路３０３に出力する。

　第１の復号化回路３０２は、シリアルレシーバ３０１から、１０ビットの符号化シンボルを入力する。さらに、第１の復号化回路３０２は、入力された１０ビットの符号化シンボルを、８Ｂ／１０Ｂ方式の復号化方式に従って、８ビットの制御キャラクタ（ＲＸＣ：RX Control character）に復号する機能を有する。このとき、第１の復号化回路３０２は、復号した符号化シンボルが、ＫシンボルかＤシンボルであるかを示す復号化モード（ＲＸＭ：RX coding Mode）を受信制御部３０４に渡す。

　第２の復号化回路３０３は、シリアルレシーバ３０１から、第２の伝送路符号化方式でスクランブルされた８ビットの符号化ブロックを入力する。さらに、第２の復号化回路３０３は、入力された８ビットの符号化ブロックを、デスクランブルして８ビットのデータキャラクタ（ＲＸＤ：RX Data character）に復号する機能を有する。

　受信制御部３０４は、第１の復号化回路３０２と第２の復号化回路３０３との選択を切り替える機能と、第２の復号化回路３０３により復号されたデータキャラクタを受けて、受信バス（ＲＢＵＳ）に出力する機能とを有する。

　受信制御部３０４は、初期化時や省電力状態からの復旧時において、受信選択信号（ＲＳＥＬ）をＬｏｗとし、シンボル同期が得られるまで、第１の復号化回路３０２を選択する。受信制御部３０４は、シンボル同期が確立した後、アイドル期間を示す符号化シンボルを受け続ける限り、受信選択信号（ＲＳＥＬ）をＬｏｗとして、第１の復号化回路３０２を選択し続ける。

　受信制御部３０４は、パケット開始位置を示す符号化シンボルを受信すると、受信選択信号（ＲＳＥＬ）をＨｉｇｈとして、第２の復号化回路３０３の選択に切り替える。そして、受信制御部３０４は、パケットペイロードの終端となる所定サイズの符号化ブロックの受信後に、受信選択信号（ＲＳＥＬ）をＬｏｗとして第１の復号化回路３０２の選択に切り替える。そして、受信制御部３０４は、パケット終端位置を示す符号化シンボルの受信によって、パケット受信を終了する。

　また、受信制御部３０４は、送信回路１０３から送信されてくる有効データのパケットサイズとして所定のパケットサイズ（例えば、５１２Byte）を記憶する。そして、受信制御部３０４は、第２の復号化回路３０３を選択したときから、当該所定のパケットサイズ分のパケットを受信すると、第１の復号化回路３０２の選択に切り替える。本実施形態では、送信回路１０３と受信側１１３とで、有効データの送信サイズ（所定のパケットサイズ）を記憶する。これにより、本実施形態は、送信回路１０３から受信回路１１３に対して正確に有効データを送信できるとともに、受信回路１１３で第２の復号化回路３０３から第１の復号化回路３０２への選択の切り替えを適切に実行できる。

　検知回路３０７は、シリアル伝送路１２１の両信号線の電位から差動振幅を求め、Ｌｏｗ固定信号あるいはＨｉｇｈ固定信号となっている場合に、その旨を受信制御部３０４に通知する機能を有する。なお、検知回路３０７の通知により省電力状態への遷移、省電力状態からの復旧が行われるが、その詳細については、後述の第１の変形例において説明する。

　図４は、第２の符号化回路２０２に用いるスクランブル方式におけるスクランブラ、及び第２の復号化回路３０３に用いるデスクランブラの構成を示している。

　図４（ａ）は、生成多項式をＸ＾４０＋Ｘ＾３８＋Ｘ＾２１＋Ｘ＾１９＋１としたスクランブラの構成を示しており、第２の符号化回路２０２の一構成例を示している。

　図４（ｂ）は、図４（ａ）に示したスクランブラに対応するデスクランブラであり、生成多項式をＸ＾４０＋Ｘ＾３８＋Ｘ＾２１＋Ｘ＾１９＋１としたデスクランブラの構成を示している。図４（ｂ）のデスクランブラは、第２の復号化回路３０３の一構成例を示している。

　図４（ａ）、図４（ｂ）において示すスクランブラ及びデスクランブラは、入力データによって初期化が行われる自己同期型のスクランブラ、デスクランブラである。当該スクランブラ及びデスクランブラは、線形フィードバックシフトレジスタ（Linear Feedback Sift Register）により実現される。

　図４において、Ｓ０からＳ３９及びＤ０からＤ３９は、それぞれシフトレジスタであり、“＋”記号は、ビット単位の排他的論理和を示している。なお、図４において、これらのシフトレジスタはシリアルクロック（ＳＣＬＫ：Serial Clock）同期でシフトする必要がある。しかし、図４と等価の処理は、より低速なパラレルクロック（ＰＬＣＫ：Parallel Clock）同期で並列実行する構成としてもよい。また、図４において、Ｓ３～Ｓ１７、Ｓ２２～Ｓ３６、Ｄ３～Ｄ１７、Ｄ２２～Ｄ３６のシフトレジスタについては、その表記を省略している。

　本実施の形態において、図４（ａ）に示すスクランブラは、８ビットのデータキャラクタを入力として、８ビットの符号化ブロックにスクランブルする。また、図４（ｂ）に示すデスクランブラは、８ビットの符号化ブロックを入力として、８ビットのデータキャラクタにデスクランブルする。

　なお、図４に示した自己同期型のスクランブラ及びデスクランブラは、それらのシフトレジスタ（Ｓ０からＳ３９及びＤ０からＤ３９）に同じ値を共有させる初期化が必要となる。そこで、送信回路では、第１の符号化回路２０１が選択されている期間に送信される符号化シンボルを、第２の符号化回路２０２である図４（ａ）のスクランブラに入力させる。それにより、シフトレジスタ（Ｓ０からＳ３９）は、データキャラクタ（ＴＸＤ）の入力前に初期化させる。同様に、受信回路では、第１の復号化回路３０２が選択されている期間に受信した符号化シンボルを、第２の復号化回路３０３である図４（ｂ）のデスクランブラに入力させる。このようにして、シフトレジスタ（Ｄ０からＤ３９）は、伝送路を介して受信した符号化シンボルによってシフトレジスタ（Ｓ０からＳ３９）と同じ値に初期化される。

　これにより、第１の復号化回路３０２および第２の復号化回路３０３は、８ビットのデータキャラクタに対するスクランブル、８ビットの符号化ブロックに対するデスクランブラが実現できる。

 
＜データ＞
　ここからは、８Ｂ／１０Ｂ方式における符号化シンボルについて説明する。本実施の形態において、第１の伝送路符号化として採用する８Ｂ／１０Ｂ方式は、８ビットのデータを１０ビットのデータに変換する。８Ｂ／１０Ｂ方式は、この変換により発生する２ビット分のデータの冗長性を活かすことで、通常の８ビットデータを表現するＤシンボルの他に、送信側と受信側との間の通信を制御するための特殊なＫシンボルを利用することができる。

　図５は、これらの特殊なＫシンボルについて、それぞれのＫシンボルの“シンボル名”と、“ニーモニック”と、“機能”と、“制御キャラクタ（１６進数）”と、“符号化シンボル（２進数）”との対応を示している。

　“シンボル名”は、Ｋシンボルに便宜上付した名称を示している。

　“ニーモニック”は、Ｋシンボルをニーモニック表現で表現した場合の表記例を示しており、それぞれの機能に関連する表現が使用されることが多い。

　“機能”は、Ｋシンボルで定義されている機能を示している。当該機能とは、通信において必要とされる機能のことであり、例えば、パケットの送信の開始を通知したり、パケットの終端を通知する機能などがある。

　“制御キャラクタ”は、Ｋシンボルを１６進数で表現した場合の表記を示している。

　“符号化シンボル”は、Ｋシンボルを符号化シンボル（２進数）で表現した場合の表記を示している。また、送信側から受信側に送信されるＫシンボルは、この符号化シンボルである。

　図５は、Ｋシンボルのうち、“Ｋ２８．１”、“Ｋ２８．３”、“Ｋ２８．５”、“Ｋ２９．７”を示すもので、以下に詳細を説明する。

　ＣＯＭ（Comma）シンボル（Ｋ２８．５）は、シンボル同期を行うための区切り文字として用いられるシンボルである。このＣＯＭシンボルは、８Ｂ／１０Ｂ方式の符号化シンボル列からなるシリアルデータ内で、他の２つの符号化シンボルの如何なる組み合わせからも生成されないユニークな信号パターンを有するためである。また、シンボル同期とは、シリアルデータ伝送における受信側が、シリアルデータから符号化シンボルの区切り位置（先頭ビット）を認識し、符号化シンボルを正しくパラレルデータとして受信できている状態を示す。

　ＳＯＰ（Start Of Packet）シンボル（Ｋ２８．１）は、パケットの開始位置を受信側に認識させるのに用いられ、パケットの開始位置に付加される。即ち、受信側では、ＳＯＰを受け付けると、次のデータが実データ（パケットペイロード）であることを認識する。

　ＥＯＰ（End Of Packet）シンボル（Ｋ２９．７）は、パケットの終端位置を受信側に認識させるのに用いられ、パケットの終端位置に付加される。即ち、受信側は、所定サイズのパケットを受信することでパケットの終端位置を認識しているものの、実際にパケットペイロードのデータ伝送が終了したことをＥＯＰにより正しく認識することができる。

　ＬＩＤＬ（Logical Idle）シンボル（Ｋ２８．３）は、送信データがないアイドル期間において出力される論理的なアイドル信号であり、アイドル期間のシンボル同期を維持するために用いられる。

　ここで、シンボル同期は、初期化時や省電力状態からの復旧時のみならず、予期しない伝送エラー状態から復旧する際にも必要となる。このため、シンボル同期のための区切り文字として用いられるＣＯＭシンボルは、定期的に伝送されることが望ましい。そこで、本実施の形態では、ＣＯＭシンボルと、ＣＯＭシンボル以外の符号化シンボルとを組み合わせたシンボルセットとして用いる。これによって、本実施の形態では、確実にＣＯＭシンボルを定期的に伝送することを実現するとともに、他のＤシンボルを用いて、アイドル期間や、パケットの開始位置や終端位置の通知を実現することができる。

　図６は、本実施の形態において用いるシンボルセットの例を示している。図６において、ＳＹＮ（Synchronization）シンボルセットは、ＣＯＭシンボル（Ｋ２８．５）と、特定のＤシンボル（Ｄ３１．５）からなる。ＳＹＮ（Synchronization）シンボルセットは、初期化時や、省電力状態からの復旧時に、シンボル同期を確立させるために所定期間送信される。図５に示すように、各シンボルセットの第１シンボルは、ＣＯＭシンボル（Ｋ２８．５）となっており、第２シンボルは、ＣＯＭシンボル以外のシンボルとなっている。これらの制御キャラクタは、シンボルセット単位で送信されることにより、ＣＯＭシンボルの定期的な伝送と、パケットの開始位置や終端位置の通知などの通信の制御を実現する。なお、以下、特に区別しない限り、ＳＯＰ、ＥＯＰ、ＬＩＤＬ、ＳＹＮは、それぞれ図６のシンボルセット名に対応するシンボルセットを表すものとする。
＜動作＞
　次に、本実施の形態に係る通信システムの動作を、図７に示すタイミングチャートを用いて説明する。なお、通信システムの動作の説明では、図１から図３に示した機能ブロック図も用いながら説明する。また、本実施の形態においては、ホスト装置１００からターゲット装置１１０へのデータ伝送について説明する。なお、本明細書において、ターゲット装置１１０からホスト装置１００へのデータ伝送の説明は、ホスト装置１００からターゲット装置１１０へのデータ伝送と同様であるので、その詳細な説明を割愛するものとする。

　なお、図７の横軸は、時間軸をとっている。また、図７において、図面上Transmitterでくくった信号（ＰＣＬＫ、ＴＢＵＳ、ＴＳＥＬ、ＴＸＣ（ＴＸＭ）、ＴＸＤ）は、送信回路で用いられる信号を示している。また、図７において、Receiverでくくった信号（ＲＣＬＫ、ＲＲＳＥＬ、ＲＸＣ（ＲＸＭ）、ＲＸＤ、ＲＢＵＳ）は、受信回路で用いられる信号を示している。そして、それ以外の信号は、シリアル伝送路１２１を流れる信号を示している。
＜送信回路の動作＞
　送信制御部２０３は、送信バス（ＴＢＵＳ）を介して、ＰＣＬＫ同期で送信データを入力し、それを８ビットのデータキャラクタ（ＴＸＤ）単位で第２の符号化回路２０２に出力する。第２の符号化回路２０２は、８ビットのデータキャラクタ（ＴＸＤ）が入力されると、８ビットの符号化ブロックに変換し、シリアルドライバ２０４に出力する。シリアルドライバ２０４は、ＰＣＬＫ同期で入力された８ビットの符号化ブロックを、ＰＣＬＫの８倍の周波数であるＳＣＬＫ（Serial Clock）同期でシリアルデータに変換する。シリアルドライバ２０４は、変換されたシリアルデータを、Ｄ０＋端子１０６とＤ０－端子１０７とに差動信号として出力する。このように、ＰＣＬＫとＳＣＬＫとの周波数比が１：８である場合には、シリアルデータへの変換処理が速すぎて送信データが途切れたり、逆に変換処理が遅すぎて滞留したりすることなく、データの送信を実行できる。

　一方、第１の符号化回路２０１は、送信制御部２０３からＰＣＬＫ同期で入力された８ビットの制御キャラクタ（ＴＸＣ）を、１０ビットの符号化シンボルに変換して、シリアルドライバ２０４に出力する。そして、シリアルドライバ２０４は、ＰＣＬＫ同期で入力された１０ビットの符号化シンボルを、ＰＣＬＫの８倍の周波数のＳＣＬＫ同期でシリアルデータに変換する。すると、シリアルドライバ２０４は、１ＰＣＬＫでは８ビット分のデータしかシリアルデータに変換できないため、１ＰＣＬＫでは、２ビット分の余剰が発生することになり、滞留が発生する。即ち、制御キャラクタを伝送する際、シリアルドライバ２０４は、入力された符号化シンボルを同じ速度でシリアルデータとして出力することができない。そこで、送信制御部２０３は、第１の符号化回路２０１を選択した期間において、符号化シンボル（１０ビット）と符号化ブロック（８ビット）のビット長の最小公倍数である４０ビットの符号化フレームを生成する。送信制御部２０３は、生成された４０ビットの符号化フレーム単位で、符号化シンボルを送信させることとする。４０ビットの符号化フレームを出力するには、ＰＣＬＫ同期で５サイクル時間が必要となる。このため、送信制御部２０３は、符号化フレームに対応する４つの制御キャラクタ（ＴＸＣ）を、ＰＣＬＫ同期の４サイクル時間で出力する毎に、１サイクルの待機時間を設ける。これによって、第１の符号化回路２０１からＰＣＬＫ同期で出力された符号化フレームは、ＳＣＬＫ同期で全てシリアルドライバ２０４から出力されることになる。即ち、１サイクルの待機時間を設けることにより、ホスト装置１００は、１サイクルにつき１０ビット符号化シンボルの送信毎に発生する２ビット分の余剰を吸収することができる。
［時刻Ｔ０から時刻Ｔ１］
　時刻Ｔ０から時刻Ｔ１までは、送信バス（ＴＢＵＳ）からの送信要求が無いアイドル期間である。アイドル期間、送信制御部１０３は、送信選択信号（ＴＳＥＬ）をＬｏｗとして第１の符号化回路２０１を選択する。そして、第１の符号化回路２０１は、８Ｂ／１０Ｂ方式に基づき、シンボル同期用のシンボルであるＣＯＭと、アイドル信号であるＬＩＤＬを組み合わせたシンボルセットを繰り返し出力する。さらに、シリアルドライバ２０４は、ＣＯＭと、ＬＩＤＬのシンボルセットをシリアルデータに変換した符号化フレームを、受信回路１１３に向けて送信させる。なお、制御キャラクタは、以降、ＣＯＭとのシンボルセットであることとし、ＣＯＭとのシンボルセットであることの説明は省略する。

　なお、送信回路１０３から送信された信号は、図７にも示すように、送信時から若干の遅延（Transmission Latency, Reception Latency）を伴って受信回路１１３に到達する。
［時刻Ｔ１から時刻Ｔ３］
　以後、送信制御部２０３は、時刻Ｔ１において送信バス（ＴＢＵＳ）からの送信要求があると、パケットの開始位置を示すＳＯＰを含む符号化フレームを送信させる。そして、時刻Ｔ２において、送信制御部２０３は、送信選択信号（ＴＳＥＬ）をＨｉｇｈに切り替え、送信バス（ＴＢＵＳ）からの送信データをデータキャラクタ（ＴＸＤ）として、８ビット単位で第２の符号化回路２０２に出力する。ここで、シリアルドライバ２０４は、第１の符号化回路２０１から入力したＳＯＰを含む４０ビットの符号化フレームに続き、第２の符号化回路２０２から入力した８ビットの符号化ブロックを連続的に出力する。
［時刻Ｔ３以降］
　時刻Ｔ３において、送信制御部２０３は、所定のパケットサイズ分のデータキャラクタ（ＴＸＤ）の送信が完了する。そして、送信制御部２０３は、送信選択信号（ＴＳＥＬ）をＬｏｗに切り替えて第１の符号化回路２０１を選択し、パケットの終端位置を示すＥＯＰを含む符号化フレームを送信させる。そして、時刻Ｔ４から、送信制御部２０３は、時刻Ｔ０から時刻Ｔ１と同様のＬＩＤＬからなるアイドル期間であることを示す符号化フレームを送信することになる。

　なお、送信バス（ＴＢＵＳ）からの送信データサイズが所定のパケットサイズを超える場合は、時刻Ｔ３で送信バス（ＴＢＵＳ）からの送信要求が継続することになる。よって、これに伴い、送信回路１０３は、一旦、第２の符号化回路２０２が選択されている状態から第１の符号化回路２０１の選択に切り替えて、時刻Ｔ１から時刻Ｔ２と同様にＳＯＰを含む符号化フレームを送信する。その後に、送信回路１０３は、再度第２の符号化回路２０２の選択に切り替えて、残りの送信データをデータキャラクタ（ＴＸＤ）として、第２の符号化回路２０２に８ビット単位で符号化する。そして、送信回路１０３は、シリアルドライバ２０４により符号化後の符号化ブロックを連続的に出力することとなる。
＜受信回路の動作＞
　受信回路１１３のパケット受信は、送信回路１０３からシリアル伝送路１２１に送信するための送信レイテンシ（Transmission Latency）が発生する。また、受信回路１１３のパケット受信は、シリアル伝送路１２１から受信するための受信レイテンシ（Reception Latency）が発生する。このため、図７の送信回路１０３における時刻Ｔ０から時刻Ｔ４は、図７の受信回路１１３における時刻Ｔ０’から時刻Ｔ４’に、それぞれ対応する。

　受信回路１１３における受信制御部３０４は、受信選択信号（ＲＳＥＬ）をＬｏｗとして、第１の復号化回路３０２を選択している。この期間、シリアルレシーバ３０１は、シリアル伝送路１２１からＳＣＬＫ同期で受信したシリアルデータを、ＰＣＬＫ同期で１０ビットの符号化シンボルとして第１の復号化回路３０２に出力する。ここで、受信回路１１３は、送信回路１０３と同様にＳＣＬＫとＰＣＬＫとの周波数比が１：８であるとする。すると、ＰＣＬＫの１サイクル時間では、１０ビットの符号化シンボルのうち、８ビット分しか受信できないことになる。そこで、シリアルレシーバ３０１は、ＰＣＬＫ同期の５サイクル毎に４つの符号化シンボルからなる符号化フレームを第２の復号化回路３０３に出力する構成をとる。

　一方、受信制御部３０４は、受信選択信号（ＲＳＥＬ）をＨｉｇｈとして、第２の復号化回路３０３を選択している。この期間、シリアルレシーバ３０１は、ＰＣＬＫの１サイクル時間で８ビットの符号化ブロックの受信ができるため、第２の復号化回路３０３に対してＰＣＬＫ同期で連続的に符号化ブロックを出力する構成をとる。
［時刻Ｔ０’から時刻Ｔ１’］
　受信回路１１３における受信制御部３０４は、時刻Ｔ０’において、データ受信前のアイドル期間であるため、受信選択信号（ＲＳＥＬ）をＬｏｗとして第１の復号化回路３０２を選択している。そして、シリアルレシーバ３０１は、時刻Ｔ０’以降、ＬＩＤＬからなる符号化フレームの受信を開始する。第１の復号化回路３０２は、シリアルレシーバ３０１から入力された１０ビットの符号化シンボルを８ビットの制御キャラクタ（ＲＸＣ）に変換する。そして、第１の復号化回路３０２は、受信した符号化シンボルがＫシンボルかＤシンボルのいずれであったかを示す復号化モード（ＲＸＭ）と、共に受信制御部３０４に出力する。受信制御部３０４は、ＬＩＤＬに対応する制御キャラクタ（ＲＸＣ）及び復号化モード（ＲＸＭ）を受信することでアイドル期間の継続を確認する。
［時刻Ｔ１’から時刻Ｔ３’］
　次に、受信制御部３０４は、時刻Ｔ１’から時刻Ｔ２’において、ＳＯＰを含む符号化フレームを受信し、当該受信が完了する時刻Ｔ２’において、ＳＯＰを受けたことを契機に、受信選択信号（ＲＳＥＬ）をＨｉｇｈに切り替える。以降、シリアルレシーバ３０１は、シリアル伝送路１２１から受信するシリアルデータを８ビット単位の符号化ブロック毎に切り出し、ＰＣＬＫ同期で第２の復号化回路３０３に出力する。第２の復号化回路３０３は、入力された符号化ブロックをデスクランブルし、データキャラクタ（ＲＸＤ）を生成し、受信制御部３０４に入力する。そして、受信制御部３０４は、受信バス（ＲＢＵＳ）を介して受信データとして出力される。
［時刻Ｔ３’以降］
　受信制御部３０４は、時刻Ｔ３’において、所定のパケットサイズ分のデータキャラクタ（ＲＸＤ）の受信完了後、受信選択信号（ＲＳＥＬ）をＬｏｗに切り替えて第１の復号化回路３０２を選択し、ＥＯＰを含む符号化フレームの受信を行う。受信制御部３０４は、時刻Ｔ４’でＥＯＰを含む符号化フレームの受信を完了すると、以降、時刻Ｔ０’から時刻Ｔ１’と同様のＬＩＤＬからなる符号化フレームの受信を継続することになる。ここで、時刻Ｔ３’以降において、送信回路１１３からのデータ送信が継続される場合には、ＳＯＰを含む符号化フレームを再び受信することになる。これによって、受信制御部３０４は、Ｔ２’からＴ３’までと同様にデータ受信を実行する。
＜まとめ＞
　本実施の形態によると、送信回路１０３（１１５）とそれに対応する受信回路１１３（１０５）は、伝送効率に影響しない。即ち、本実施の形態では、有効データを送信しないアイドル期間において、８Ｂ／１０Ｂ方式のアイドル信号を繰り返し伝送することで、シンボル同期を維持することができる。また、本実施の形態では、たとえ、通信エラーなど何らかの要因によりシンボル同期が外れたとしても、早期のシンボル同期の復旧が果たせる。そして、本実施の形態では、有効データを送信する際に、符号化ロスの無いスクランブル方式で効率的にデータ伝送を実行することができる。

 
＜第１の変形例＞
　以下、本発明に係る通信システムの第１の変形例について図面を参照しながら説明する。上記実施の形態では、有効なデータを送信しないアイドル期間中、シンボル同期を維持するためにＬＩＤＬからなる符号化フレームを繰り返し伝送することとした。しかし、上記実施の形態では、シンボル同期のためとはいえ、符号化フレームを送信し続ける場合、無駄な電力を消費していたともいえる。そこで、第１の変形例では、このような無駄な電力の消費を低減する構成について説明する。
＜構成＞
　なお、構成自体は、上記実施の形態に示したものと同様である。第１の変形例におけるインターフェース回路は、上記実施の形態では詳細には示さなかったが、送信制御部２０３が送信回路１０３（１１５）を省電力状態にする機能を有する。また、受信回路１１３（１１５）は、送信回路１０３（１１５）からの通知を受けて省電力状態に移行する機能と、省電力状態から起動される機能とを有する。より具体的には、図２及び図３において示される送信回路のシリアルドライバ２０４のイネーブル信号（ＴＸＥＮ）、及びシリアルレシーバ３０１のイネーブル信号（ＲＸＥＮ）は、上記実施の形態においていずれも常にＥｎａｂｌｅであった。これに対し、本第１の変形例では、送信制御部及び受信制御部によりアイドル期間でＤｉｓａｂｌｅに制御される点が異なる。
＜動作＞
　図８に示すタイミングチャートを用いて、第１の変形例に係るデータ伝送について説明する。なお、構成については、図１から図３に示した機能ブロック図を参照するものとする。なお、本第１の変形例では、省電力状態への移行と、省電力状態からの復旧との動作をそれぞれ、図８と図９とを用いて説明する。なお、省電力状態でない状態は、通常状態と呼称することもある。
＜送信回路の省電力からの復旧動作＞
［時刻Ｔ０から時刻Ｔ１］
　図８に示すように、送信回路１０３は、時刻Ｔ０から時刻Ｔ１までの間、送信バス（ＴＢＵＳ）からの送信要求が無いアイドル期間である。このため、送信制御部２０３は、シリアルドライバ２０４のイネーブル信号（ＴＸＥＮ）をＤｉｓａｂｌｅとすることで、シリアル伝送路１２１をプルダウンする。即ちシリアルドライバ２０４は、これにより、省電力状態となる。
［時刻Ｔ１から時刻Ｔ２］
　時刻Ｔ１において、送信バス（ＴＢＵＳ）に送信要求が発生すると、送信制御部２０３は、シリアルドライバ２０４のイネーブル信号（ＴＸＥＮ）をＥｎａｂｌｅとし、省電力状態から復旧させる。なお、送信制御部２０３は、省電力状態からの復旧時、所定期間、シリアライザ２０５の出力はＬｏｗ固定とし、差動ドライバ２０６差動ドライバ２０６からはＬｏｗ固定信号を出力することとする。
［時刻Ｔ２から時刻Ｔ３］
　所定期間のＬｏｗ固定信号を出力後、時刻Ｔ２において、送信制御部２０３は、第１の符号化回路２０１を用いてＳＹＮからなる符号化フレームの送信を開始する。ここで、ＳＹＮは、図６に示したように、区切り文字であるＣＯＭシンボルと、信号のエッジ密度の高い特定のＤシンボルの組み合わせで構成されている。ＳＹＮは、シンボル同期の確立のため、省電力状態からの復旧時に送信回路１０３と受信回路１１３との間で所定期間伝送される。
［時刻Ｔ３以降］
　送信制御部２０３は、時刻Ｔ３からＳＯＰを含む符号化フレームの送信を行う。当該符号化フレームの送信が済むと、送信制御部２０３は、送信選択信号（ＴＳＥＬ）をＨｉｇｈに切り替え、送信バス（ＴＢＵＳ）からの送信データをデータキャラクタ（ＴＸＤ）として８ビット単位で第２の符号化回路２０２に出力する。以降、第１の変形例では、上記実施の形態に示したように有効データの送信が行われる。
＜受信回路の省電力からの復旧動作＞
［時刻Ｔ０’から時刻Ｔ１’］
　図８に示すように、アイドル期間の送信回路１０３は、シリアル伝送路１２１をプルダウンした省電力状態であり、時刻Ｔ０’から時刻Ｔ１’における受信回路１１３についても同様に省電力状態となる。シリアルレシーバ３０１のイネーブル信号（ＲＸＥＮ）がＤｉｓａｂｌｅの期間、検知回路３０７は、シリアル伝送路１２１の差動振幅をモニタリングする。つまり、検知回路３０７は、シリアル伝送路１２１のＤ０＋信号線と、Ｄ０－信号線との電位の差分の絶対値をモニタする。時刻Ｔ０’から時刻Ｔ１’において、シリアル伝送路１２１はプルダウンされているため、検知回路３０７が出力する検知信号（ＤＥＴ）は、差動振幅がほぼ０であることを示すＬｏｗとなっている。そして、Ｌｏｗである検知信号（ＤＥＴ）を受けた受信制御部３０４は、シリアルレシーバ３０１のイネーブル信号（ＲＸＥＮ）をＤｉｓａｂｌｅに維持する。
［時刻Ｔ１’から時刻Ｔ２’］
　時刻Ｔ１’から時刻Ｔ２’の間で、検知回路３０７は、送信回路１０３から出力を開始したＬｏｗ固定信号の差動振幅を検知すると、検知信号（ＤＥＴ）をＬｏｗからＨｉｇｈに立ち上げる。これを受けて受信制御部３０４は、時刻Ｔ２’でイネーブル信号（ＲＸＥＮ）をＥｎａｂｌｅにし、シリアルレシーバ３０１を省電力状態から復旧させる。イネーブル信号（ＲＸＥＮ）がＥｎａｂｌｅになったことを受けて差動レシーバ３０５が立ち上がると、検知回路３０７は、不要になり、その出力である検知信号（ＤＥＴ）も未使用状態になる。即ち、検知回路３０７自体は、稼動しているものの、その検知信号は必要ないため、次に省電力状態からの復旧のトリガとなるまでは参照されない。
［時刻Ｔ２’から時刻Ｔ３’］
　時刻Ｔ２’から時刻Ｔ３’において、シリアルレシーバ３０１は、送信回路１０３から送信されたＳＹＮからなる符号化フレームを受信する。しかし、この時点で、デシリアライザ３０６は、起動されたばかりであるため、シンボル同期が確立していない。そのため、デシリアライザ３０６は、受信した信号を正しい符号化シンボルとして受信できない。したがって、受信制御部３０４は、デシリアライザ３０６に入力された信号をモニタリングし、ＣＯＭシンボルが２シンボル毎に周期的に現れる信号パターンを検出することにより、シンボル同期を確立する。
［時刻Ｔ３’以降］
　時刻Ｔ３’でシンボル同期が確立すると、デシリアライザ３０６は、第１の復号化回路３０２に対し、正しく切り出された１０ビットの符号化シンボルを出力する。そして、以降は、上記実施の形態に示したのと同様にＳＯＰを受けてのデータ受信を実行する。即ち、受信回路１１３は、時刻Ｔ３’からＳＯＰを含む符号化フレームの受信を行う。そして、それが完了した時刻Ｔ４’以降では、受信選択信号（ＲＳＥＬ）をＨｉｇｈに切り替え、第２の復号化回路３０３から受信するデータキャラクタ（ＲＸＤ）を受信データとして送信バス（ＲＢＵＳ）に出力する。
＜送信回路の省電力状態への遷移動作＞
［時刻Ｔ４から時刻Ｔ６］
　図９に示すように、送信回路１０３の送信制御部２０３は、時刻Ｔ５において、所定のパケットサイズ分のデータキャラクタ（ＴＸＤ）の送信を完了すると、送信選択信号（ＴＳＥＬ）をＬｏｗに切り替えて第１の符号化回路２０１を選択する。そして、シリアルドライバ２０４は、ＥＯＰを含む符号化フレームを送信させる。
［時刻Ｔ６以降］
　時刻Ｔ６から、送信制御部２０３は、シリアルドライバ２０４から所定期間のＨｉｇｈ固定信号を出力させた後に、イネーブル信号（ＴＸＥＮ）をＤｉｓａｂｌｅにして省電力状態に遷移させる。これにより、時刻Ｔ７以降のシリアル伝送路１２１は、プルダウンされる。
＜受信回路１１３の省電力状態への遷移動作＞
［時刻Ｔ４’から時刻Ｔ６’］
　図９に示すように、受信回路１１３の受信制御部３０４は、時刻Ｔ５’において、所定のパケットサイズ分のデータキャラクタ（ＴＸＤ）の受信完了後に、受信選択信号（ＲＳＥＬ）をＬｏｗに切り替えて第１の復号化回路３０２を選択する。そして、シリアルレシーバ３０１は、ＥＯＰを含む符号化フレームの受信を行う。
［時刻Ｔ６’以降］
　そして、時刻Ｔ６’から、シリアルレシーバ３０１は、送信回路１０３から出力されたＨｉｇｈ固定信号（Fixed High）を受信する。受信制御部３０４は、Ｈｉｇｈ固定信号がデシリアライザ３０６に入力されると、省電力状態への遷移を開始する。ここで、検知回路３０７が出力する検知信号（ＤＥＴ）は、次に省電力状態から復旧するためのトリガとして用いられるため、省電力状態に遷移する前に確実にＬｏｗにする必要がある。検知回路３０７は、Ｌｏｗ固定信号のマイナスの差動振幅をＨｉｇｈとして検知するコンパレータであるため、Ｈｉｇｈ固定信号のプラスの差動振幅を入力することにより、その出力の検知信号（ＤＥＴ）を確実にＬｏｗにすることができる。したがって、第１の変形例では、Ｈｉｇｈ固定信号を受信後、検知信号（ＤＥＴ）がＬｏｗになると、時刻Ｔ７’以降、シリアルレシーバ３０１のイネーブル信号（ＲＸＥＮ）をＤｉｓａｂｌｅとして省電力状態に遷移させる。
＜まとめ＞
　第１の変形例によれば、送信回路１０３（１１５）と、それに対応する受信回路１１３（１０５）は、アイドル期間において省電力状態に遷移することができる。また、省電力状態から復旧する際には、８Ｂ／１０Ｂ方式のユニークな信号パターンであるＣＯＭシンボルを用いることで早期にシンボル同期を確立して、有効データの伝送を再開できる。第１の変形例は、アイドル期間での省電力化を図ることができるので、有効データのデータ伝送が頻繁に発生しない場合において、特に有効となる。

 
＜第２の変形例＞
　ここから、本発明に係る実施の形態の第２の変形例について、図面を用いながら説明する。上記実施の形態では、送信データを８ビットのデータキャラクタ単位でスクランブルし、８ビットの符号化ブロックとしていた。しかし、データキャラクタのビット長は、８ビットに限定されるものではない。例えば、図１に示したターゲット装置１１０をディスプレイ装置とした場合は、ＲＧＢの各色で１０ビット精度の画素情報をデータキャラクタとして送信することが考えられる。すると、この場合には、制御キャラクタを８Ｂ／１０Ｂ方式で符号化した場合に生成される符号化シンボルと、有効データを送信する第２の符号化方式で生成される符号化ブロックとのビット長が一致することとなる。このように、第２の変形例では、符号化シンボルとデータキャラクタのビット長が等しい場合について説明する。
＜構成＞
　図１０は、第２の変形例に係る送信回路の構成を示すブロック図である。本第２の変形例において、ホスト装置１００及びターゲット装置１１０は、送信回路１０３、１１５に換えて、図１０に示す送信回路１０００を備えるものとする。

　図１０に示す送信回路１０００と、図２に示した送信回路１０３との差異は、第２の符号化回路２０２に換えて、第２の符号化回路１００２を備えている点である。図１０に示す第２の符号化回路１００２は、以下の点で、上記実施の形態に示した第２符号化回路２０２と異なる。図１０に示す第２の符号化回路１００２は、入出力するデータキャラクタ（ＴＸＤ）と符号化シンボルのビット長が何れも１０ビットである点と、第２の符号化回路１００２が１０ビット単位のデータをスクランブルする点が異なる。

　また、シリアルドライバ１００４には、第１の符号化回路１００１からの符号化シンボルか、第２の符号化回路１００２からの符号化ブロックをＰＣＬＫ同期で入力されて符号化を実行する。なお、この符号化シンボルおよび符号化ブロックは、共に１０ビットのパラレルデータである。ゆえに、シリアルドライバ１００４は、それら１０ビットのパラレルデータを入力とし、ＰＣＬＫの１０倍の周波数であるＳＣＬＫ同期でシリアルデータを出力する。このため、送信制御部１００３は、第１の符号化回路１００１を選択している期間、上記実施の形態に示したような符号化フレーム毎の待機時間を設定する必要が無い。

　また、図１１に示す受信回路１１００は、図３に示した受信回路１１３と異なり、第２の復号化回路３０３に換えて、第２の復号化回路１１０２を備える。そして、第２の復号化回路１１０２は、１０ビットの符号化ブロックを入力されて、１０ビット単位でデータの復号を行い、１０ビットのデータキャラクタを出力する。

　また、シリアルレシーバ１１０１は、第１の復号化回路１１０２への符号化シンボルか、第２の復号化回路１１０３への符号化ブロックをＰＣＬＫ同期で出力する。シリアルレシーバ１１０１が出力する符号化シンボル及び符号化ブロックは、１０ビットのパラレルデータである。シリアルレシーバ１１０１は、ＰＣＬＫの１０倍の周波数のＳＣＬＫ同期でシリアルデータを入力され、ＰＣＬＫ同期で１０ビットのパラレルデータとして出力する。
＜動作＞
　以下、第２の変形例に係る送信回路及び受信回路の動作について、図１２に示すタイミングチャートを用いて説明する。図１２は、第２の変形例における送信回路１０００から受信回路１１００へのデータ伝送を示すタイミングチャートである。
［時刻Ｔ０から時刻Ｔ１］
　図１２に示すように、送信回路１０００は、時刻Ｔ０から時刻Ｔ１まで送信バス（ＴＢＵＳ）からの送信要求が無いアイドル期間であり、送信選択信号（ＴＳＥＬ）をＬｏｗとして第１符号化回路１００１を選択する。そして、第１の符号化回路２０１は、８Ｂ／１０Ｂ方式に基づくアイドル信号であるＬＩＤＬを繰り返し出力する。そして、シリアルドライバ１００４は、ＬＩＤＬをシリアルデータに変換し、受信回路１１００に向けて送信する。
［時刻Ｔ１から時刻Ｔ３］
　以後、送信制御部１００３は、時刻Ｔ１において送信バス（ＴＢＵＳ）からの送信要求があると、パケットの開始位置を示すＳＯＰを送信させる。ここで、第２の変形例では、上述の通り、シリアル－パラレル間の処理速度調整を行う必要がないため、符号化シンボル（あるいはシンボルセット）を符号化フレーム単位で送信させる必要がない。そこで、第２の変形例において、送信制御部１００３は、送信要求に応じて即座にＳＯＰを送信させ、時刻Ｔ２から第２の符号化回路１００２の選択に切り替える。時刻Ｔ２以降は、送信バス（ＴＢＵＳ）からの送信データをデータキャラクタ（ＴＸＤ）として１０ビット単位で第２の符号化回路１００２に出力する。第２の符号化回路１００２は、入力された１０ビット単位のデータキャラクタをスクランブルし、ビット撹乱した１０ビット長の符号化ブロックをシリアルドライバ１００４に出力する。そして、シリアルドライバ１００４は、入力された符号化ブロックをシリアルデータに変換してシリアル伝送路１２１に送信する。
［時刻Ｔ３以降］
　時刻Ｔ３において、送信制御部１００３は、所定のパケットサイズ分のデータキャラクタ（ＴＸＤ）の送信が完了すると、送信選択信号（ＴＳＥＬ）をＬｏｗに切り替えて第１の符号化回路１００１を選択する。そして、送信制御部１００３は、パケットの終端位置を示すＥＯＰを含む符号化フレームを送信させる。そして、送信制御部１００３は、時刻Ｔ４から、時刻Ｔ０から時刻Ｔ１と同様にアイドル期間であることを示す符号化シンボルＬＩＤＬを、繰り返し送信することになる。

　なお、送信バス（ＴＢＵＳ）からの送信データサイズが所定のパケットサイズを超える場合は、時刻Ｔ３で送信バス（ＴＢＵＳ）からの送信要求が継続することになる。よって、これに伴い、送信回路１０００は、一旦、第２の符号化回路１００２が選択されている状態から第１の符号化回路１００１の選択に切り替えて、時刻Ｔ１から時刻Ｔ２と同様にＳＯＰを含む符号化フレームを送信する。その後、送信回路１０００は、再度第２の符号化回路１００２の選択に切り替えて、残りの送信データをデータキャラクタ（ＴＸＤ）として、第２の符号化回路１００２に１０ビット単位で符号化させる。そして、送信回路１０００は、シリアルドライバ１００４に符号化後の符号化ブロックを連続的に出力させることとなる。
＜受信回路の動作＞
［時刻Ｔ０’から時刻Ｔ１’］
　受信回路１１００における受信制御部１１０４は、時刻Ｔ０’において、データ受信前のアイドル期間であるため、受信選択信号（ＲＳＥＬ）をＬｏｗとして第１の復号化回路１１０２を選択している。そして、受信制御部１１０４は、時刻Ｔ０’以降、ＬＩＤＬを繰り返し受信することでアイドル期間の継続を確認する。
［時刻Ｔ１’から時刻Ｔ３’］
　次に、受信制御部１１０４は、時刻Ｔ１’から時刻Ｔ２’において、ＳＯＰを受信する。そして、受信制御部１１０４は、当該受信が完了する時刻Ｔ２’において、ＳＯＰを受けたことを契機に、受信選択信号（ＲＳＥＬ）をＨｉｇｈに切り替える。受信選択信号（ＲＳＥＬ）のＨｉｇｈへの切り替えを受けて、シリアルレシーバ１１０１は、シリアル伝送路１２１から受信するシリアルデータを１０ビット単位の符号化ブロック毎に切り出す。次に、シリアルレシーバ１１０１は、切り出した１０ビットのシリアルデータを、ＰＣＬＫ同期で１０ビットのパラレルデータとして第２の復号化回路１１０３に出力する。第２の復号化回路１１０３は、入力された符号化ブロックをデスクランブルし、データキャラクタ（ＲＸＤ）を生成し、受信制御部１１０４に入力する。そこから、受信制御部１１０４は、受け付けたデータキャラクタ（ＲＸＤ）を受信データとして、受信バス（ＲＢＵＳ）を介してバックエンド部に出力する。
［時刻Ｔ３’以降］
　受信制御部１１０４は、時刻Ｔ３’において、所定のパケットサイズ分のデータキャラクタ（ＲＸＤ）の受信を完了すると、受信選択信号（ＲＳＥＬ）をＬｏｗに切り替えて第１の復号化回路１１０２を選択し、ＥＯＰの受信を行う。時刻Ｔ４’でＥＯＰの受信を完了すると、受信制御部１１０４は、以降、時刻Ｔ０’から時刻Ｔ１’と同様のＬＩＤＬの受信を継続することになる。ここで、時刻Ｔ３’以降において、受信制御部１１０４は、送信回路１０００からのデータ送信が継続される場合に、ＳＯＰを再び受信することとなり、これによって、Ｔ２’からＴ３’までと同様にデータ受信を実行する。
＜まとめ＞
　第２の変形例によれば、送信回路１０００とそれに対応する受信回路１１００は、第１の伝送路符号化と第２の伝送路符号化との間の切り替えを、符号化フレーム単位での待機時間の制御を行うことなく、簡易な構成で実現できる。特に、シリアルドライバ１００４とシリアルレシーバ１１０１とは、ＰＣＬＫ同期で扱うパラレルデータのビット長を１０ビットで統一できるため、８ビット長と１０ビット長のデータを扱う構成とするよりも、構成の簡易化を実現できる。

　第２の変形例における通信システムでは、送信バス（ＴＢＵＳ）や受信バス（ＲＢＵＳ）で扱われるデータキャラクタのビット長が８ビットでも、シリアル伝送路１２１上では１０ビット単位の符号化ブロックとして伝送をすることができる。これにより、上述した構成の簡易化という効果を得ることができる。

　この場合、送信制御部１００３は、送信バス（ＴＢＵＳ）から入力された８ビットのデータキャラクタ列を、１０ビット単位のデータキャラクタ（ＴＸＤ）に変換し、第２の符号化回路１００２に出力する必要がある。ここで、送信データのパケットサイズが１０ビットの倍数で無い場合は、パケットサイズが１０ビットの倍数となるように、パケット末尾に適切なパディングデータを付加すればよく、送信制御部１００３がこの機能を有してもよい。

　そして、受信制御部１１０４では、受信した１０ビット単位のデータキャラクタ（ＲＸＤ）を、８ビット単位で受信データに変換し、受信バス（ＲＢＵＳ）に出力する。ここで、受信制御部１１０４は、受信データの出力前に、事前に共有されたパケットサイズに応じて、パケット末尾に付加されたパディングデータを除去する必要があり、受信制御部１１０４がこの機能を有してもよい。

 
＜第３の変形例＞
　ここから、本発明に係る実施の形態の第２の変形例について、図面を用いながら説明する。上記実施の形態において、送信データは、第２の符号化回路によってスクランブルされ、シリアルデータとして伝送されるが、その際のランレングスは保証されていない。ゆえに、上記実施の形態では、送信データ依存で“０”や“１”が長期間継続することが考えられる。

　そこで、本第３の変形例では、第２の伝送路符号化として、連続する所定数のデータキャラクタをスクランブルし、その先頭毎に同期ヘッダを付加して符号化ブロックとする方式を適用した場合を説明する。具体的には、第２の伝送路符号化は、６４Ｂ／６６Ｂ方式を用いるものとして説明する。６４Ｂ／６６Ｂ方式では、８つの連続する８ビットのデータキャラクタをスクランブルして、６４ビット長のスクランブルされたデータキャラクタに、２ビットの同期ヘッダを付加して６６ビットの符号化ブロックとする。ここで、同期ヘッダは、ランレングス保証のために、ビット遷移を含む“０１”と“１０”とのみを用いることとする。そして、この同期ヘッダについて、“０１”は、非終端同期ヘッダ(Non-Terminating Synchronization Header : ＮＴＳＹＮＣ)として用いる。また、“１０”は、終端同期ヘッダ（Terminating Synchronization Header : ＴＳＹＮＣ）として用いる。また、終端識別信号（ＴＥＲＭ）は、非終端同期ヘッダ（ＮＴＳＹＮＣ）を含む符号化ブロックを非終端ブロック（ＮＴＢＬＫ）と、終端同期ヘッダ（ＴＳＹＮＣ）を含む符号化ブロックを終端ブロック（ＴＢＬＫ）とする。
＜構成＞
　図１３は、第３の変形例における送信回路１３００の構成を示すブロック図である。図１３に示した送信回路１３００は、第２の符号化回路１３０２が送信制御部１３０３から終端識別信号（ＴＥＲＭ）を受ける。そして、送信回路１３００は、それに応じて同期ヘッダ（ＳＹＮＣ）として、非終端同期ヘッダ（ＮＴＳＹＮＣ）か終端同期ヘッダ（ＴＳＹＮＣ）のいずれかを出力する構成を備える点で、上記実施の形態の送信回路１０３と相異する。

　ここで、終端識別信号（ＴＥＲＭ）は、送信制御部１３０３から出力する符号化ブロックが非終端ブロック（ＮＴＢＬＫ）であるか終端ブロック（ＴＢＬＫ）であるかを、受信回路に識別させるために用いられる。

　また、第２の符号化回路１３０２は、８つのデータキャラクタ（ＴＸＤ）をスクランブルし、ＰＣＬＫ同期の８サイクル時間でシリアルドライバ１３０４に出力する。ここで、第２の符号化回路１３０２は、８サイクルの最初のサイクルにおいて、２ビットの同期ヘッダ（ＳＹＮＣ）も併せて出力し、ＰＣＬＫ同期の８サイクル時間で同期ヘッダを含む６６ビットの符号化ブロックを出力する。

　シリアルドライバ１３０４は、ＳＣＬＫ同期の６６サイクル時間で、それら符号化ブロックをシリアルデータとしてシリアル伝送路１２１に出力する。そこで、送信データの入力速度と、シリアルデータの出力速度とを揃えるため、第３の変形例では、ＰＣＬＫとＳＣＬＫの周波数比を８：６６とする。なお、速度を揃えるとは、単位時間あたりに入力されるデータ量と出力されるデータ量とを一致させることをいう。

　図１４は、第３の変形例に係る受信回路１４００の構成を示す。受信回路１４００は、上記実施の形態の受信回路１１３と略同一の構成をとるが、シリアルドライバ１４０１から受信制御部１４０４に対して終端識別信号（ＴＥＲＭ）を出力する点で相異する。ここで、受信制御部１４０４は、終端識別信号（ＴＥＲＭ）により、受信データの終端を検知することができるため、上記実施形態とは異なり、送信側と受信側とでパケットサイズを共有しておく必要がない。

　シリアルレシーバ１４０１は、シリアル伝送路１２１からＳＣＬＫ同期で受信したシリアルデータを、ＰＣＬＫ同期で１０ビットの符号化シンボルとして、第１の復号化回路１４０２に出力する。受信回路１４００は、送信回路１３００と同様に、ＰＣＬＫとＳＣＬＫとの周波数比を８：６６とする。すると、ＰＣＬＫの１サイクル時間では、１０ビットの符号化シンボルを受信することができない。このために、シリアルレシーバ１４０１では、ＰＣＬＫ同期の４０サイクル毎に３３個の符号化シンボルからなる符号化フレームを受信することとする。

　一方、受信制御部１４０４において、受信選択信号（ＲＳＥＬ）をＨｉｇｈとして、第２の復号化回路１４０３を選択している期間、シリアルレシーバ１４０１は、ＰＣＬＫの８サイクル時間で６６ビットの符号化ブロックを受信する。そして、当該符号化ブロック内の有効データである、スクランブル後の８つの８ビットデータキャラクタは、第２の復号化回路１４０３に対して、ＰＣＬＫ同期の８サイクル時間で連続的に出力される。このとき、シリアルレシーバは同期ヘッダを除去して、スクランブルされた８つの８ビットデータキャラクタを出力する。

　なお、送信回路１３００及び受信回路１４００のその他の機能構成については、上記実施の形態と共通するので、詳細な説明については、割愛する。
＜データ＞
　ここで、第３の変形例における符号化フレームの構成を説明する。第３の変形例では、上記実施の形態と同様に、符号化シンボル（１０ビット長）と符号化ブロック（６６ビット長）とのビット長が異なる。

　そこで、第３の変形例では、符号化シンボルと符号化ブロックとのビット長の最小公倍数である３３０ビット（１０と６６の最小公倍数）を符号化フレームとする。そして、第１の符号化回路１３０１が選択されている場合には、３３０ビットの符号化フレーム単位で符号化シンボルを伝送する。

　図１５は、第３の変形例における符号化フレームの構成を示している。

　まず、図１５（ａ）を用いて、第３の変形例に係る符号化フレームの基本構成を説明する。図１５（ａ）に示すように符号化フレームは、フレーム同期シンボル（Ｆ：Frame Sync）と、１６個のシンボルセット（ＳＳ０～ＳＳ１５：Symbol Set）で構成される。フレーム同期シンボル（Ｆ）は、符号化フレームの先頭に付加されたＣＯＭシンボル（Ｋ２８．５）である。また、１６個のシンボルセットそれぞれは、上記実施の形態に示したのと同様に、ＣＯＭシンボル（Ｋ２８．５）とそれ以外のシンボルとの組み合わせからなる。従って、符号化フレームは、フレーム同期シンボル（Ｆ）の次の先頭シンボルセット（ＳＳ０）と連続してＣＯＭが発生することになるので、符号化フレーム間の境界を受信側が認識できることになる。

　図１５（ｂ）は、第３の変形例において、受信回路１４００にアイドル期間であることを通知する符号化フレーム（アイドルフレーム）の一構成例を示す図である。図１５（ｂ）に示すようにアイドルフレームは、ＣＯＭシンボルからなるフレーム同期シンボル（Ｃ）と、１６個のＬＩＤＬからなる。

　また、図１５（ｃ）は、パケットの開始位置を通知するＳＯＰフレームの一構成を示しており、図１５（ｄ）は、パケットの終端位置を通知するＥＯＰフレームの一構成を示している。

　図１５（ｃ）に示すようにＳＯＰフレームは、ＳＳ０～ＳＳ１４までのシンボルセットがＬＩＤＬであり、ＳＳ１５のシンボルセットがＳＯＰとなっている。また、図１５（ｄ）に示すように、ＥＯＰフレームは、ＳＳ０のシンボルセットがＥＯＰであり、ＳＳ１～ＳＳ１５までのシンボルセットがＬＩＤＬとなっている。
＜動作＞
　ここから第３の変形例に係る通信システムの動作を、図１６に示すタイミングチャートを用いて説明する。図１６は、第３の変形例における通信システムのデータ伝送開始までの動作を示すタイミングチャートである。なお、構成については、図１のシステム図及び図１３、図１４に示したブロック図を参照しながら説明する。
＜送信回路のデータ伝送開始までの動作＞
［時刻Ｔ０から時刻Ｔ１］
　図１６に示すように、送信制御部１３０３は、時刻Ｔ０から時刻Ｔ１までの間送信バス（ＴＢＵＳ）から送信要求が上がってこないため、アイドル期間にあり、送信選択信号（ＴＳＥＬ）をＬｏｗとして、第１の符号化回路１３０１を選択する。これにより、送信回路１３００は、図１５（ｂ）に示すアイドルフレームを受信回路１４００に送信する。
［時刻Ｔ１から時刻Ｔ３］
　送信制御部１３０３は、時刻Ｔ１から次の符号化フレームの送信を開始する。ここで、送信制御部１３０３は、ＰＣＬＫ同期の５サイクル期間毎に４つの制御キャラクタ（ＴＸＣ）を出力することとし、その先頭サイクルを待機時間とする。そして、送信制御部１３０３は、時刻Ｔ１のような、符号化フレームの先頭の待機時間においてのみ、フレーム同期シンボルに対応する制御キャラクタ（ＴＸＣ）、即ち、ＣＯＭシンボル（Ｋ２８．５）を出力する。これにより、送信制御部１３０３は、時刻Ｔ１から時刻Ｔ３までのＰＣＬＫ同期の４０サイクル時間で、符号化フレームに対応する３３個の制御キャラクタ（ＴＸＣ）を出力することができる。

　時刻Ｔ２において、送信バス（ＴＢＵＳ）からの送信要求があると、送信制御部１３０３は、符号化フレーム内の最終のシンボルセット（ＳＳ１５）をＳＯＰとする。そして、送信制御部１３０３は、時刻Ｔ１から時刻Ｔ３まで出力させる符号化フレームを、図１５（ｃ）に示したＳＯＰフレームとする。そして、時刻Ｔ３において、送信制御部１３０３は、送信選択信号（ＴＳＥＬ）をＨｉｇｈに切り替え、送信バス（ＴＢＵＳ）からの送信データをデータキャラクタ（ＴＸＤ）として、８ビット単位で第２の符号化回路１３０２に出力する。
［時刻Ｔ３以降］
　送信制御部１３０３は、時刻Ｔ３以降、終端識別信号（ＴＥＲＭ）を非終端（Non-Terminating）とし、データキャラクタ（ＴＸＤ）を８個単位で第２の符号化回路１３０２に出力する。第２の符号化回路１３０２は、その８個のデータキャラクタ（ＴＸＤ）をスクランブルすると共に、その先頭に非終端同期ヘッダ（ＮＴＳＹＮＣ）を付加して、非終端ブロック（ＮＴＢＬＫ）とする。そして、シリアルドライバ１３０４は、その非終端ブロック（ＮＴＢＬＫ）をシリアルデータに変換して、シリアル伝送路１２１に出力する。
＜受信回路１４００のデータ伝送開始までの動作＞
［時刻Ｔ０’から時刻Ｔ１’］
　図１６に示すように、受信制御部１４０４は、時刻Ｔ０’において、データ受信前のアイドル期間、受信選択信号（ＲＳＥＬ）をＬｏｗとして、第１の復号化回路１４０２を選択し、図１５（ｂ）に示したアイドルフレームを受信する。
［時刻Ｔ１’から時刻Ｔ３’］
　受信制御部１４０４は、時刻Ｔ１’から次の符号化フレームの受信を開始する。ここで、シリアルレシーバ１４０１は、ＰＣＬＫ同期の５サイクル時間毎に４つの符号化シンボルを第２の復号化回路１４０３に出力することとし、その先頭サイクルを待機時間とする。そして、受信制御部１４０４は、時刻Ｔ１’のような符号化フレーム先頭の待機時間においてのみ、フレーム同期シンボルであるＣＯＭを受信する。

　受信制御部１４０４は、時刻Ｔ１’から時刻Ｔ３’までのＰＣＬＫ同期の４０サイクル時間で、符号化フレームに対応する３３個の制御キャラクタ（ＲＸＣ）を受けることができる。受信制御部１４０４は、時刻Ｔ３’において、図１５（ｃ）に示したＳＯＰフレームの受信を完了すると、受信選択信号（ＲＳＥＬ）をＨｉｇｈに切り替える。
［時刻Ｔ３’以降］
　シリアルレシーバ１４０１は、時刻Ｔ３’以降、シリアル伝送路１２１からシリアルデータを６６ビット単位の符号化ブロック毎に入力される。シリアルレシーバ１４０１は、入力された符号化ブロックの先頭の同期ヘッダ（ＳＹＮＣ）を除く６４ビットの有効データを、ＰＣＬＫ同期の８サイクル時間で連続的に第２の復号化回路１４０３に出力する。第２の復号化回路１４０３において、デスクランブルされたデータキャラクタ（ＲＸＤ）を、受信制御部１４０４は、受信バス（ＲＢＵＳ）を介して受信データとして出力する。

　ここから、第３の変形例における送信回路１３００及び受信回路１４００のアイドル期間への遷移動作について説明する。図１７は、その遷移動作を示すタイミングチャートである。
＜送信回路のアイドル期間への遷移動作＞
［時刻Ｔ３から時刻Ｔ５］
　図１７に示すように送信制御部１３０４は、時刻Ｔ３以降で、終端識別信号（ＴＥＲＭ）を非終端（Non-Terminating）とし、非終端ブロック（ＮＴＢＬＫ）の送信を継続させる。そして、送信制御部１３０４は、時刻Ｔ４において、終端識別信号（ＴＥＲＭ）を終端（Terminating）に切り替え、送信データの最終の符号化ブロックとして終端ブロック（ＴＢＬＫ）を送信する。
［時刻Ｔ５以降］
　送信回路１３００は、終端ブロック（ＴＢＬＫ）の送信が完了する時刻Ｔ５において、送信選択信号（ＴＳＥＬ）をＬｏｗに切り替えて、第１の符号化回路１３０１を選択する。そして、送信回路１３００は、以降、図１５（ｄ）に示したＥＯＰフレームを送信する。そして、送信回路１３００は、ＥＯＰフレームの送信が完了すると時刻Ｔ６以降に示すように、図１５（ｂ）に示したアイドルフレームを繰り返し送信し、アイドル期間に遷移する。
＜受信回路のアイドル期間への遷移動作＞
［時刻Ｔ３’から時刻Ｔ５’］
　図１７に示すように受信制御部１４０４は、時刻Ｔ３’以降で、非終端ブロック（ＮＴＢＬＫ）の受信を継続するので、その間、終端識別信号（ＴＥＲＭ）を非終端（Non-Terminating）とする。そして、受信制御部１４０４は、時刻Ｔ４’からの終端ブロック（ＴＢＬＫ）の受信により、終端識別信号（ＴＥＲＭ）を終端（Terminating）に切り替え、受信データの終端を検知する。
［時刻Ｔ５以降］
　受信制御部１４０４は、終端ブロック（ＴＢＬＫ）の受信が完了する時刻Ｔ５’において、受信選択信号（ＲＳＥＬ）をＬｏｗに切り替えて、第１の復号化回路を選択し、以降、図１５（ｄ）に示したＥＯＰフレームを受信する。そして、受信制御部１４０４は、ＥＯＰフレームの受信が完了する時刻Ｔ６’以降から、図１５（ｄ）に示したアイドルフレームを繰り返し受信することとなりアイドル期間に遷移する。
＜まとめ＞
　第３の変形例では、“００”又は“０１”の同期ヘッダ（ＳＹＮＣ）の付加により、符号化ブロックに必ず“０”と“１”のビット遷移が含まれることになる。したがって、送信データでは、ランレングスを限定することができる。また、第３の変形例では、その同期ヘッダ（ＳＹＮＣ）として、非終端同期ヘッダ（ＮＴＳＹＮＣ）または終端同期ヘッダ（ＴＳＹＮＣ）を用いることで、送信回路１３００と受信回路１４００との間でデータ伝送の終端タイミングを共有する。これにより、第３の変形例では、パケットサイズの事前共有が不要となる。

 
＜補足１＞
　以上、本発明に係る送信回路及び受信回路、そして、これらを含む通信システムの実施形態を説明したが、例示した通信システムを以下のように変形することも可能である。また、本発明は、上述の実施形態で示した通りの通信システムに限られないことは勿論である。
（１）上記実施の形態において、第１の伝送路符号化方式は、８Ｂ／１０Ｂ方式を例に挙げたが、８Ｂ／１０Ｂ方式に限らず、ｍビットのデータをｎビットに拡大マッピングするシンボルマッピング方式であればよい。且つ、第１の伝送路符号化方式は、早期に同期の確立が果たせる符号化方式であればよい。また、第２の伝送路符号化方式は、例えば、６４Ｂ／６６Ｂを例に説明したが、第１の伝送路符号化方式よりも同期の確立が遅くとも、符号化ロスの少ない方式であればどのような方式であってもよい。
（２）上記実施の形態において、スクランブラ及びデスクランブラを自己同期型のスクランブラ、デスクランブラであるとして説明したが、スクランブラ及びデスクランブラは、自己同期型以外のものを用いる構成としてもよい。即ち、送信側が第２の符号化回路２０２に切り替え、受信側が第２の復号化回路３０３に切り替えたタイミングで、両回路におけるシフトレジスタ（Ｓ０からＳ３９及びＤ０からＤ３９）を所定の初期値に設定する構成としてもよい。

　当該初期値の設定について、送信側では、例えば、第２の符号化回路２０２が予めスクランブラの各シフトレジスタに格納すべき初期値を保持していて、上記切り替えのタイミングで当該初期値を設定することとしてよい。あるいは、送信制御部２０３がこの設定を行ってもよい。

　同様に、受信側では、例えば、第２の復号化回路３０３が予めデスクランブラの各シフトレジスタに格納すべき初期値を保持していて、上記切り替えのタイミングで当該初期値を設定することとしてよい。あるいは、受信制御部３０４がこの設定を行ってもよい。
（３）上記実施の形態において、受信回路の検知回路は、シリアル伝送路の両信号線の電位に基づく差動振幅を検出して、Ｌｏｗ固定信号、Ｈｉｇｈ固定信号を検出することとした。なお、検知回路は、これ以外の手法を用いてＬｏｗ固定信号、Ｈｉｇｈ固定信号を検出する構成としてもよい。

　例えば、検知回路は、シリアル伝送路の一方の信号線のみの電位を検出することとする。そして、送信側は、電位がＬｏｗに固定されたＬｏｗ固定信号、Ｈｉｇｈに固定されたＨｉｇｈ固定信号を出力する。ただし、検出回路は、制御キャラクタと、Ｌｏｗ固定信号及びＨｉｇｈ固定信号との区別ができるようにする。このために、送信側は、Ｌｏｗ固定信号及びＨｉｇｈ固定信号を、連続して同じ値の制御キャラクタを出力する時間に対して、それぞれ長い時間出力する構成とする。例えば、８Ｂ／１０Ｂ方式では、連続して同じ値が６クロック以上出力されない。これに対して、送信側は、Ｌｏｗ固定信号、Ｈｉｇｈ固定信号を６クロック以上出力することで、受信側にＬｏｗ固定信号、Ｈｉｇｈ固定信号を認識させることができる。本発明は、このような構成を採ることで、Ｌｏｗ固定信号、Ｈｉｇｈ固定信号を検知することとしてもよい。
（４）上記実施の形態において示した生成多項式は、一例であり、送信側と受信側とで、同じ生成多項式が共有されるのであれば、別の生成多項式を用いる構成としてもよい。
（５）上記第３の変形例において、符号化フレームのフレーム同期シンボル（Ｆ）は、ＣＯＭシンボル（Ｋ２８．５）に限定されるものではない。符号化フレームのフレーム同期シンボル（Ｆ）は、送信側と受信側とで、符号化フレームの境界を定める規定がされたシンボルであればよい。また、フレーム同期シンボル（Ｆ）の配置は、予め定められた所定位置であればよく、その配置も先頭に限定されるものではない。例えば、フレーム同期シンボル（Ｆ）は、符号化フレームの末尾に、最終シンボルセット（ＳＳ１５）の第２シンボルと同じシンボルを付加することで、上記第３の変形例に示したように、符号化フレームの境界を識別することができる。また、フレーム同期シンボル（Ｆ）は、符号化フレームの途中にフレーム同期シンボル（Ｆ）を挿入する形であってよい。具体的には、フレーム同期シンボル（Ｆ）は、送信側と受信側とで、何番目と何番目のシンボルセット間に挿入したかを規定することで、符号化フレーム間の境界を検出してもよい。
（６）上記第３の変形例において、図１５（ｃ）に示したＳＯＰフレーム、及び図１５（ｄ）に示したＥＯＰフレームにおけるＬＩＤＬは、必ずしもＬＩＤＬである必要はなく、それ以外のシンボルセットを用いてもよい。例えば、ＳＯＰフレームでは、ＬＩＤＬに換えて、更にＳＯＰを用いることによって、最後のＳＯＰ（ＳＳ１５）が受信側で通信エラー等により正確に受信できなかった場合の対処としてもよい。また、ＥＯＰフレームでは、ＬＩＤＬに換えて、更にＥＯＰを用いることによって、最初のＥＯＰ（ＳＳ０）が受信側で通信エラー等により正確に受信できなかった場合の対処としてもよい。

　あるいは、第２の変形例に示したように、省電力状態に移行する構成とするのであれば、ＳＯＰフレームでは、全てのＬＩＤＬに換えて第２の変形例に示したＳＹＮＣを用いることとしてもよい。これによって、ＳＯＰフレームでは、一つのＳＯＰフレームでシンボル同期を確立しつつ、ＳＯＰによるパケットの開始位置の通知を実現できる。

　また、ＥＯＰフレームでは、ＥＯＰフレーム最後のシンボルセット（ＳＳ１５）をＳＯＰとすることで、連続してのデータ送信を実現する構成としてもよい。即ち、ＥＯＰフレームでは、一つの符号化フレームにＥＯＰとしての機能と、ＳＯＰとしての機能を持たせてもよい。
（７）上記実施の形態において、図１に示す通信システムは、ホスト装置１００とターゲット装置１１０との間にクロック伝送路を設けて、ＰＬＬ１０８とＰＬＬ１１３とが各種クロック生成を行うための基準クロックを共有する構成にしてもよい。
（８）上記実施の形態において、シリアル伝送路を介して伝送されるシリアルデータを差動信号方式で伝送することとしたが、シリアル伝送路は、差動信号方式に限定されるものではなく、シングルエンド方式等の他方式で伝送してもよい。
（９）上記実施の形態のターゲット装置におけるバックエンド部は、以下のような具体例が考えられる。例えば、ターゲット装置が半導体メモリカードであれば、不揮発メモリやそのコントローラを示し、このときホスト装置１００は、例えば、ＰＣに搭載された不揮発メモリカードのドライブが該当する。また、ターゲット装置が通信デバイスであれば、バックエンド部は、ＲＦ（Radio Frequency）トランシーバ、ベースバンド回路やＭＡＣ（Media Access Control）回路を含む通信モジュール等が該当する。そして、ターゲット装置１１０が、例えば、ディスプレイ装置やカメラ装置のように、ホスト装置１００との間で単方向のみの高速伝送を行うような場合を想定する。この場合、伝送の方向に応じて、ホスト装置１００とターゲット装置１１０のインターフェース回路それぞれは、送信回路と受信回路のうちの一方のみを備える構成としてもよい。
（１０）上記実施の形態で示した送信回路及び受信回路は、その機能を実行する回路として実現されてもよいし、１又は複数のプロセッサによりプログラムを実行することで実現されてもよい。また、実施の形態で示した通信システムは、ＩＣ、ＬＳＩその他の集積回路のパッケージとして構成されるものとしてもよい。このパッケージは各種装置に組み込まれて利用に供され、これにより各種装置は、各実施形態で示したような各機能を実現するようになる。
（１１）上述の実施形態で示した通信に係る動作、符号化回路の切り替え処理、復号化回路の切り替え処理等をホスト装置、ターゲット装置等のプロセッサ、及びそのプロセッサに接続された各種回路に実行させるためのプログラムコードからなる制御プログラムは、記録媒体に記録すること、又は各種通信路等を介して流通させ頒布させることもできる。このような記録媒体には、ＩＣカード、ハードディスク、光ディスク、フレキシブルディスク、ＲＯＭ、フラッシュメモリ等がある。流通、頒布された制御プログラムは、プロセッサに読み出され得るメモリ等に格納されることにより利用に供され、そのプロセッサがその制御プログラムを実行することにより、実施形態で示したような各種機能が実現されるようになる。
＜補足２＞
　以下、更に本発明の一実施形態としての送信回路、受信回路、通信システムの構成及びその変形例と効果について説明する。
（１）本発明に係る第１の送信回路は、伝送路符号化されたシリアルデータを、シリアル伝送路を介して接続された受信回路に送信する送信回路であって、ｍビットの制御キャラクタをｎビット（ｍ＜ｎ）の符号化シンボルにマッピングする第１の伝送路符号化を行う第１の符号化回路と、前記第１の伝送路符号化よりも、前記受信回路との同期確立に時間を要し、且つ、符号化ロスの少ない伝送路符号化であって、連続するデータキャラクタをスクランブル処理によってビット撹乱した符号化ブロックを生成する第２の伝送路符号化を行う第２の符号化回路と、前記第１の符号化回路と前記第２の符号化回路とのうち、いずれの符号化回路を用いて送信をさせるかを選択する送信制御部と、前記送信制御部の選択結果に応じて生成された符号化シンボルあるいは符号化ブロックをシリアルデータに変換して前記シリアル伝送路に送信するシリアルドライバとを備え、前記送信制御部は、データキャラクタを送信しない期間には前記第１の符号化回路を選択して前記制御キャラクタに基づく符号化シンボルを送信させ、データキャラクタを送信する期間には前記第２の符号化回路に選択を切り替えて前記データキャラクタに基づく符号化ブロックを送信させることを特徴とする。

　これにより、送信回路は、伝送効率に影響しないアイドル期間では符号化ロスは大きいものの早期の同期の確立が望める第１の符号化回路を選択することができる。また、データキャラクタに基づく符号化ブロック、即ち、パケットペイロードの送信期間では第１の符号化よりも符号化ロスが少なく伝送効率が高効率な第２の符号化回路を選択することができる。
（２）本発明に係る第２の送信回路は、上記第１の送信回路において、前記送信制御部は、データキャラクタを送信しない期間で前記シリアルドライバを省電力状態とし、当該省電力状態から復旧してデータキャラクタを送信する際には、当該データキャラクタの送信に先んじて、前記第１の符号化回路を選択した状態のまま、前記第１の伝送路符号化で規定されている同期タイミングを定める同期シンボルの送信を所定期間継続させ、かつ、その後にデータキャラクタの開始位置を示す符号化シンボルの送信後に前記第１の符号化回路から前記第２の符号化回路に切り替える。

　これにより、送信回路は、アイドル期間で省電力状態とした場合も、第１の伝送路符号化による制御キャラクタを送信することで、受信側で早期にシンボル同期を確立して、第２の符号化回路の選択に切り替えての高効率なパケット送信が実現できる。
（３）本発明に係る第３の送信回路は、上記第１の送信回路において、前記第２の符号化回路は、連続するｍビットのデータキャラクタを、所定のスクランブル多項式に基づいてｍビットの符号化ブロックにスクランブルし、符号化ブロックを生成する。

　これにより、送信回路は、符号化シンボルと符号化ブロックの伝送速度を合わせて第１の符号化回路と第２の符号化回路との切り替えを行える。
（４）本発明に係る第４の送信回路は、上記第３の送信回路において、前記シリアルドライバは、前記符号化シンボルと符号化ブロックとの最小公倍数のビット長で構成される符号化フレーム単位で符号化シンボルを変換する。

　これにより、転送するデータの転送サイズが互いに異なる第１の伝送路符号化と第２の伝送路符号化との間での、転送サイズの差異によるタイミングのずれを容易に吸収して、通信を行うことができる。
（５）本発明に係る第５の送信回路は、上記第４の送信回路において、前記送信制御部は、データキャラクタの開始位置を示す符号化シンボルを含む符号化フレームの送信後に、前記第１の符号化回路から前記第２の符号化回路に切り替える。

　これにより、送信回路は、適切に第１の符号化回路から第２の符号化回路への切り替えを実行することができる。
（６）本発明に係る第６の送信回路は、上記第１の送信回路において、前記第２の符号化回路は、連続するｎビットのデータキャラクタを、所定のスクランブル多項式に基づいてｎビットの符号化ブロックにスクランブルし、符号化ブロックを生成する。

　これにより、送信回路は、データキャラクタが符号化シンボルと同じビット長の場合、シリアルデータとパラレルデータとの間の処理速度の調整のための待機時間等を必要としない。このため、送信回路は、第１の符号化回路と第２の符号化回路との切り替えを容易に実現できる。
（７）本発明に係る第７の送信回路は、上記第１の送信回路において、前記第２の符号化回路は、連続するｍビットのデータキャラクタを符号化シンボルと同じｎビット単位で入力して、所定のスクランブル多項式に基づいてｎビットの符号化ブロックにスクランブルし、符号化ブロックを生成する。

　これにより、送信回路は、データキャラクタが符号化シンボルと同じビット長の場合、シリアルデータとパラレルデータとの間の処理速度の調整のための待機時間等を必要としない。このため、送信回路は、第１の符号化回路と第２の符号化回路との切り替えを容易に実現できる。
（８）本発明に係る第８の送信回路は、上記第６又は第７の送信回路において、前記送信制御部は、データキャラクタの開始位置を示す符号化シンボルの送信後に、前記第１の符号化回路から前記第２の符号化回路に切り替える。

　これにより、送信回路は、適切なタイミングで第１の符号化回路から第２の符号化回路への切り替えを実行することができる。
（９）本発明に係る第９の送信回路は、上記第８の送信回路において、前記送信制御部は、所定サイズのデータキャラクタの終端となる符号化ブロックの送信後に、用いる符号化回路を前記第２の符号化回路から前記第１の符号化回路に切り替える。

　これにより、送信回路は、符号化ブロックの送信後に、余分なデータを必要とせず、第１の符号化回路と第２の符号化回路との切り替えを容易に実現できる。
（１０）本発明に係る第１０の送信回路は、上記第１の送信回路において、前記第２の符号化回路は、連続する所定数のデータキャラクタをスクランブルし、各データキャラクタの先頭毎にｓビットの同期ヘッダを付加して符号化ブロックを生成する。

　これにより、送信回路は、第２の符号化回路において同期ヘッダが付加される場合であっても、符号化シンボルと符号化ブロックの伝送速度を合わせて第１の符号化回路から第２の符号化回路に切り替えることができる。
（１１）本発明に係る第１１の送信回路は、上記第１０の送信回路において、前記同期ヘッダは、“０”と“１”のビット遷移を少なくとも１回含む２ビット以上の付加情報であり、前記同期ヘッダの種類には、データキャラクタの終端を含まない符号化ブロックに付加される非終端同期ヘッダと、データキャラクタの終端を含む符号化ブロックに付加される終端同期ヘッダとがあり、前記送信制御部は、前記終端同期ヘッダを付加した符号化ブロックの送信後に、用いる符号化回路を前記第１の符号化回路から前記第２の符号化回路に切り替える。

　これにより、送信回路は、通信相手の受信回路に対し、データキャラクタに基づく符号化ブロック、即ち、パケットペイロードの終端を明示的に通知することができる。
（１２）本発明に係る第１２の送信回路は、上記第１の送信回路において、前記送信制御部は、データキャラクタを送信しない期間において、前記第１の符号化回路から出力される符号化シンボル列を、非選択の第２の符号化回路に入力させ、前記第２の符号化回路は、当該符号化シンボル列によりスクランブラの初期化を行う。

　これにより、送信回路は、余分なデータを必要とせず、元から使用することが確定しているデータを流用してスクランブラの初期化を行うことができる。
（１３）本発明に係る第１の受信回路は、ｍビットの制御キャラクタをｎビット（ｍ＜ｎ）の符号化シンボルにマッピングする第１の伝送路符号化により符号化されたシリアルデータ、及び、前記第１の伝送路符号化よりも同期確立に時間を要し、かつ、符号化ロスの少ない伝送路符号化であって、連続するデータキャラクタをスクランブル処理によってビット撹乱した符号化ブロックを生成する第２の伝送路符号化により伝送路符号化されたシリアルデータを、シリアル伝送路を介して接続された送信回路から受信する受信回路であって、前記符号化シンボルを制御キャラクタに復号する第１の復号化回路と、前記符号化ブロックをデスクランブルしてデータキャラクタに復号する第２の復号化回路と、前記第１の復号化回路と前記第２の復号化回路とのうち、いずれの復号化回路を用いての受信をさせるかを選択する受信制御部と、前記シリアル伝送路から受信したシリアルデータを、パラレルデータに変換し、前記パラレルデータを、前記第１の復号化回路と前記第２の復号化回路のうち前記受信制御部により選択された復号化回路に出力するシリアルレシーバとを備え、前記受信制御部は、符号化ブロックを受信しない期間は前記第１の復号化回路を選択し、符号化ブロックを受信する期間は前記第２の復号化回路を選択する。

　これにより、受信回路は、伝送効率に影響しないアイドル期間では符号化ロスは大きいものの早期の同期の確立が望める第１の復号化回路を選択することができる。また、受信回路は、データキャラクタに基づく符号化ブロック、即ち、パケットペイロードの送信期間では第１の符号化よりも符号化ロスが少なく伝送効率が高効率な第２の復号化回路を選択することができる。
（１４）本発明に係る第２の受信回路は、上記第１の受信回路において、前記受信制御部は、初期化時、省電力状態からの復旧時に第１の復号化回路を選択し、パケットの終端位置を示す符号化シンボルを受信する、または、所定サイズの符号化ブロックを受信すると、第２の復号化回路から第１の復号化回路に切り替える。

　これにより、受信回路は、適切に第１の復号化回路と第２の復号化回路との選択を行って、符号化ロスの少ない伝送路符号化を行って伝送されたデータキャラクタの受信を行うことができる。
（１５）本発明に係る第３の受信回路は、上記第１の受信回路において、前記受信制御部は、パケット開始位置を示す符号化シンボルを受信すると、第１の復号化回路から第２の復号化回路に切り替える。

　これにより、受信回路は、適切に第１の復号化回路から第２の復号化回路への切り替えを行って、データキャラクタの受信を行うことができる。
（１６）本発明に係る第４の受信回路は、上記第１の受信回路において、前記受信制御部は、前記第１の復号化回路を選択しているときに、前記シリアル伝送路を介して受信した省電力状態への移行を通知する信号を受けて前記シリアルレシーバを省電力状態とし、前記シリアル伝送路を介して前記送信回路から省電力状態からの復旧を要求する信号を受けて省電力状態から復旧し、同期の確立を要求する同期シンボルを複数回受信して同期を確立した上で、パケット開始位置を示す符号化シンボルの受信後に、当該パケット開始位置で示されるタイミングで、前記第２の復号化回路の選択に切り替える。

　アイドル期間で省電力状態とした場合も、第１の伝送路符号化により符号化された制御キャラクタを受信することで、早期にシンボル同期を確立して、第２の符号化回路の選択に切り替えての高効率なパケット受信が実現できる。
（１７）本発明に係る第５の受信回路は、上記第１の受信回路において、前記第２の復号化回路は、前記シリアルレシーバから入力されるｍビットの符号化ブロックを、所定のスクランブル多項式に基づいてｍビットのデータキャラクタにデスクランブルする。

　これにより、受信回路は、符号化シンボルと符号化ブロックの伝送速度を合わせて第１の復号化回路から第２の復号化回路に切り替えることができる。
（１８）本発明に係る第６の受信回路は、上記第１の受信回路において、前記第２の復号化回路は、前記シリアルレシーバから連続して入力されるｎビットの符号化ブロックを、所定のスクランブル多項式に基づいてｎビットのデータキャラクタにデスクランブルする。

　これにより、送信回路は、データキャラクタが符号化シンボルと同じビット長の場合、シリアルデータとパラレルデータとの間の処理速度の調整のための待機時間等を必要としない。このために、送信回路は、第１の復号化回路と第２の復号化回路との切り替えを容易に実現できる。
（１９）本発明に係る第７の受信回路は、上記第１の受信回路において、前記第２の復号化回路は、前記シリアルレシーバから連続して入力されるｎビットの符号化ブロックを、所定のスクランブル多項式に基づいてデスクランブルして元のｍビットのデータキャラクタ列を復号する。

　これにより、受信回路は、符号化シンボルと符号化ブロックが同じビット長の場合、余分なデータを必要とせず、第１の復号化回路と第２の復号化回路との切り替えを容易に実現できる。
（２０）本発明に係る第８の受信回路は、上記第１の受信回路において、前記符号化ブロックは、連続する所定数のデータキャラクタをスクランブルし、その先頭毎にｓビットの同期ヘッダを付加して生成されたものであり、前記第２の復号化回路は、前記シリアルレシーバから連続して入力される符号化ブロックから前記同期ヘッダを除いて、所定のスクランブル多項式に基づいてデスクランブルして元のデータキャラクタを復号する。

　これにより、受信回路は、第２の復号化回路において同期ヘッダが付加された符号化ブロックを復号する場合も、符号化シンボルと符号化ブロックの伝送速度を合わせて第１の復号化回路から第２の復号化回路に切り替えることができる。
（２１）本発明に係る第９の受信回路は、上記第８の受信回路において、前記同期ヘッダは、“０”と“１”のビット遷移を少なくとも１回含む２ビット以上の情報であり、その種別に、データキャラクタに基づいて生成される符号化ブロックのうち終端を含まない符号化ブロックに用いられる非終端同期ヘッダと、データキャラクタに基づいて生成される符号化ブロックのうち終端を含む符号化ブロックに用いられる終端同期ヘッダとがあり、前記受信制御部は、前記終端同期ヘッダを含む符号化ブロックの受信後に、前記第２の復号化回路から前記第１の復号化回路の選択に切り替える。

　これにより、受信回路は、データキャラクタに基づく符号化ブロック、即ち、パケットペイロードの終端を明示的に検知することができる。
（２２）本発明に係る第１０の受信回路は、上記第１の受信回路において、前記シリアルレシーバは、前記符号化シンボルと前記符号化ブロックとの最小公倍数のビット長で構成される符号化フレーム単位で符号化シンボルに変換する。

　これにより、受信回路は、転送するデータの転送サイズが互いに異なる第１の伝送路符号化と第２の伝送路符号化との間での、転送サイズの差異によるタイミングのずれを気にすることなく符号化シンボルへの変換を行うことができる。
（２３）本発明に係る第１１の受信回路は、上記第１の受信回路において、前記受信制御部は、前記符号化ブロックを受信しない期間は、前記第１の復号化回路に入力される符号化シンボル列を、前記第２の復号化回路にも入力させ、前記第２の復号化回路は、入力された符号化シンボル列によりデスクランブラの初期化を行う。

　これにより、受信回路は、余分なデータを必要とせず、元から使用することが確定しているデータを流用してデスクランブラの初期化を行うことができる。
（２４）本発明に係る第１の通信システムは、シリアル伝送路を介して接続された送信回路と受信回路間で伝送路符号化されたシリアルデータの伝送を行う通信システムであって、前記送信回路は、ｍビットの制御キャラクタをｎビット（ｍ＜ｎ）の符号化シンボルにマッピングする第１の伝送路符号化を行う第１の符号化回路と、前記第１の伝送路符号化よりも、前記受信回路との同期確立に時間を要し、且つ、符号化ロスの少ない伝送路符号化であって、連続するデータキャラクタをスクランブル処理によってビット撹乱した符号化ブロックを生成する第２の伝送路符号化を行う第２の符号化回路と、前記第１の符号化回路と前記第２の符号化回路とのうち、いずれの符号化回路を用いて送信をさせるかを選択する送信制御部と、前記送信制御部の選択結果に応じて生成された符号化シンボルあるいは符号化ブロックをシリアルデータに変換して前記シリアル伝送路に送信するシリアルドライバとを備え、前記送信制御部は、データキャラクタを送信しない期間には前記第１の符号化回路を選択して前記制御キャラクタに基づく符号化シンボルを送信させ、データキャラクタを送信する期間には前記第２の符号化回路に選択を切り替えて前記データキャラクタに基づく符号化ブロックを送信させ、前記受信回路は、前記符号化シンボルを制御キャラクタに復号する第１の復号化回路と、前記符号化ブロックをデスクランブルしてデータキャラクタに復号する第２の復号化回路と、前記第１の復号化回路と前記第２の復号化回路とのうち、いずれの復号化回路を用いての受信をさせるかを選択する受信制御部と、前記シリアル伝送路から受信したシリアルデータを、パラレルデータに変換し、前記パラレルデータを、前記第１の復号化回路と前記第２の復号化回路のうち前記受信制御部により選択された復号化回路に出力するシリアルレシーバとを備え、前記受信制御部は、符号化ブロックを受信しない期間は前記第１の復号化回路を選択し、符号化ブロックを受信する期間は前記第２の復号化回路を選択する。

　また、本発明に係る第１の通信システムによる第１の通信方法は、シリアル伝送路を介して接続された送信回路と受信回路間で伝送路符号化されたシリアルデータの伝送を行う通信システムにおける通信方法であって、前記伝送路符号化には、ｍビットの制御キャラクタをｎビット（ｍ＜ｎ）の符号化シンボルにマッピングする第１の伝送路符号化と、連続するデータキャラクタをスクランブルによってビット撹乱した符号化ブロックを生成する第２の伝送路符号化とが含まれ、前記第２の伝送路符号化は、前記第１の伝送路符号化よりも前記送信回路と前記受信回路との間の同期確立に時間を要し、且つ、符号化ロスが少ないものであり、前記通信システムによる前記通信方法は、前記第１の伝送路符号化と前記第２の伝送路符号化とを切り替えてシリアルデータの伝送を行い、前記符号化ブロックの伝送を行わない期間は、前記第１の伝送路符号化を用いた伝送を行い、前記符号化ブロックの伝送を行う期間は、前記第２の伝送路符号化を用いた伝送を行う。

　これにより、通信システムは、伝送効率に影響しないアイドル期間では符号化ロスは大きいものの早期の同期の確立が望める第１の符号化回路を、選択することができる。また、通信システムは、データキャラクタに基づく符号化ブロック、即ち、パケットペイロードの送信期間では第１の符号化よりも符号化ロスが少なく伝送効率が高効率な第２の符号化回路を選択することができる。

　本発明に係る送信回路及び受信回路、及び両回路から成る通信システムは、符号化効率の低下を抑制しつつ早期のシンボル同期が確立できる回路システムとして、データ伝送を実行する装置間において活用することができる。

１００　ホスト装置
１０１　データ処理部
１０２　インターフェース回路
１０３　送信回路
１０４　ＰＬＬ
１０５　受信回路
１０６　Ｄ０＋端子
１０７　Ｄ０－端子
１０８　Ｄ１＋端子
１０９　Ｄ１－端子
１１０　ターゲット装置
１１１　バックエンド部
１１２　インターフェース回路
１１３　受信回路
１１４　ＰＬＬ
１１５　送信回路
１１６　Ｄ０＋端子
１１７　Ｄ０－端子
１１８　Ｄ１＋端子
１１９　Ｄ１－端子
１２１、１２２　シリアル伝送路
２０１　第１の符号化回路
２０２　第２の符号化回路
２０３　送信制御部
２０４　シリアルドライバ
２０５　シリアライザ（ＳＥＲ）
２０６　差動ドライバ
３０１　シリアルドライバ
３０２　第１の復号化回路
３０３　第２の復号化回路
３０４　受信制御部
３０５　差動レシーバ
３０６　デシリアライザ
３０７　検知回路

Claims (27)

1. 　伝送路符号化されたシリアルデータを、シリアル伝送路を介して接続された受信回路に送信する送信回路であって、
   　ｍビットの制御キャラクタをｎビット（ｍ＜ｎ）の符号化シンボルにマッピングする第１の伝送路符号化を行う第１の符号化回路と、
   　前記第１の伝送路符号化よりも、前記受信回路との同期確立に時間を要し、且つ、符号化ロスの少ない伝送路符号化であって、連続するデータキャラクタをスクランブル処理によってビット撹乱した符号化ブロックを生成する第２の伝送路符号化を行う第２の符号化回路と、
   　前記第１の符号化回路と前記第２の符号化回路とのうち、いずれの符号化回路を用いて送信をさせるかを選択する送信制御部と、
   　前記送信制御部の選択結果に応じて生成された符号化シンボルあるいは符号化ブロックをシリアルデータに変換して前記シリアル伝送路に送信するシリアルドライバとを備え、
   　前記送信制御部は、データキャラクタを送信しない期間には前記第１の符号化回路を選択して前記制御キャラクタに基づく符号化シンボルを送信させ、データキャラクタを送信する期間には前記第２の符号化回路に選択を切り替えて前記データキャラクタに基づく符号化ブロックを送信させる
   　ことを特徴とする送信回路。
2. 　前記送信制御部は、
   　データキャラクタを送信しない期間で前記シリアルドライバを省電力状態とし、当該省電力状態から復旧してデータキャラクタを送信する際には、当該データキャラクタの送信に先んじて、前記第１の符号化回路を選択した状態のまま、前記第１の伝送路符号化で規定されている同期タイミングを定める同期シンボルの送信を所定期間継続させ、かつ、その後にデータキャラクタの開始位置を示す符号化シンボルの送信後に前記第１の符号化回路から前記第２の符号化回路に切り替える
   　ことを特徴とする請求項１記載の送信回路。
3. 　前記第２の符号化回路は、連続するｍビットのデータキャラクタを、所定のスクランブル多項式に基づいてｍビットの符号化ブロックにスクランブルし、符号化ブロックを生成する
   　こと特徴とする請求項１記載の送信回路。
4. 　前記シリアルドライバは、
   　前記符号化シンボルと符号化ブロックとの最小公倍数のビット長で構成される符号化フレーム単位で符号化シンボルを変換する
   　ことを特徴とする請求項３記載の送信回路。
5. 　前記送信制御部は、データキャラクタの開始位置を示す符号化シンボルを含む符号化フレームの送信後に、前記第１の符号化回路から前記第２の符号化回路に切り替える
   　ことを特徴とする請求項４記載の送信回路。
6. 　前記第２の符号化回路は、連続するｎビットのデータキャラクタを、所定のスクランブル多項式に基づいてｎビットの符号化ブロックにスクランブルし、符号化ブロックを生成する
   　ことを特徴とする請求項１記載の送信回路。
7. 　前記第２の符号化回路は、連続するｍビットのデータキャラクタを符号化シンボルと同じｎビット単位で入力して、所定のスクランブル多項式に基づいてｎビットの符号化ブロックにスクランブルし、符号化ブロックを生成する
   　ことを特徴とする請求項１記載の送信回路。
8. 　前記送信制御部は、データキャラクタの開始位置を示す符号化シンボルの送信後に、前記第１の符号化回路から前記第２の符号化回路に切り替える
   　ことを特徴とする請求項６又は７記載の送信回路。
9. 　前記送信制御部は、所定サイズのデータキャラクタの終端となる符号化ブロックの送信後に、用いる符号化回路を前記第２の符号化回路から前記第１の符号化回路に切り替える
   　ことを特徴とする請求項８記載の送信回路。
10. 　前記第２の符号化回路は、連続する所定数のデータキャラクタをスクランブルし、各データキャラクタの先頭毎にｓビットの同期ヘッダを付加して符号化ブロックを生成する
    　ことを特徴とする請求項１記載の送信回路。
11. 　前記同期ヘッダは、“０”と“１”のビット遷移を少なくとも１回含む２ビット以上の付加情報であり、
    　前記同期ヘッダの種類には、データキャラクタの終端を含まない符号化ブロックに付加される非終端同期ヘッダと、データキャラクタの終端を含む符号化ブロックに付加される終端同期ヘッダとがあり、
    　前記送信制御部は、前記終端同期ヘッダを付加した符号化ブロックの送信後に、用いる符号化回路を前記第１の符号化回路から前記第２の符号化回路に切り替える
    　ことを特徴とする請求項１０記載の送信回路。
12. 　前記送信制御部は、データキャラクタを送信しない期間において、前記第１の符号化回路から出力される符号化シンボル列を、非選択の第２の符号化回路に入力させ、
    　前記第２の符号化回路は、当該符号化シンボル列によりスクランブラの初期化を行う
    　ことを特徴とする請求項１記載の送信回路。
13. 　ｍビットの制御キャラクタをｎビット（ｍ＜ｎ）の符号化シンボルにマッピングする第１の伝送路符号化により符号化されたシリアルデータ、及び、前記第１の伝送路符号化よりも同期確立に時間を要し、かつ、符号化ロスの少ない伝送路符号化であって、連続するデータキャラクタをスクランブル処理によってビット撹乱した符号化ブロックを生成する第２の伝送路符号化により伝送路符号化されたシリアルデータを、シリアル伝送路を介して接続された送信回路から受信する受信回路であって、
    　前記符号化シンボルを制御キャラクタに復号する第１の復号化回路と、
    　前記符号化ブロックをデスクランブルしてデータキャラクタに復号する第２の復号化回路と、
    　前記第１の復号化回路と前記第２の復号化回路とのうち、いずれの復号化回路を用いての受信をさせるかを選択する受信制御部と、
    　前記シリアル伝送路から受信したシリアルデータを、パラレルデータに変換し、前記パラレルデータを、前記第１の復号化回路と前記第２の復号化回路のうち前記受信制御部により選択された復号化回路に出力するシリアルレシーバとを備え、
    　前記受信制御部は、符号化ブロックを受信しない期間は前記第１の復号化回路を選択し、符号化ブロックを受信する期間は前記第２の復号化回路を選択する
    　ことを特徴とする受信回路。
14. 　前記受信制御部は、初期化時、省電力状態からの復旧時に第１の復号化回路を選択し、パケットの終端位置を示す符号化シンボルを受信する、または、所定サイズの符号化ブロックを受信すると、第２の復号化回路から第１の復号化回路に切り替える
    　ことを特徴とする請求項１３記載の受信回路。
15. 　前記受信制御部は、パケット開始位置を示す符号化シンボルを受信すると、第１の復号化回路から第２の復号化回路に切り替える
    　ことを特徴とする請求項１３記載の受信回路。
16. 　前記受信制御部は、前記第１の復号化回路を選択しているときに、前記シリアル伝送路を介して受信した省電力状態への移行を通知する信号を受けて前記シリアルレシーバを省電力状態とし、
    　前記シリアル伝送路を介して前記送信回路から省電力状態からの復旧を要求する信号を受けて省電力状態から復旧し、同期の確立を要求する同期シンボルを複数回受信して同期を確立した上で、パケット開始位置を示す符号化シンボルの受信後に、当該パケット開始位置で示されるタイミングで、前記第２の復号化回路の選択に切り替える
    　ことを特徴とする請求項１３記載の受信回路。
17. 　前記第２の復号化回路は、
    　前記シリアルレシーバから入力されるｍビットの符号化ブロックを、所定のスクランブル多項式に基づいてｍビットのデータキャラクタにデスクランブルする
    　ことを特徴とする請求項１３記載の受信回路。
18. 　前記第２の復号化回路は、
    　前記シリアルレシーバから連続して入力されるｎビットの符号化ブロックを、所定のスクランブル多項式に基づいてｎビットのデータキャラクタにデスクランブルする
    　ことを特徴とする請求項１３記載の受信回路。
19. 　前記第２の復号化回路は、
    　前記シリアルレシーバから連続して入力されるｎビットの符号化ブロックを、所定のスクランブル多項式に基づいてデスクランブルして元のｍビットのデータキャラクタ列を復号する
    　ことを特徴とする請求項１３記載の受信回路。
20. 　前記符号化ブロックは、連続する所定数のデータキャラクタをスクランブルし、その先頭毎にｓビットの同期ヘッダを付加して生成されたものであり、
    　前記第２の復号化回路は、
    　前記シリアルレシーバから連続して入力される符号化ブロックから前記同期ヘッダを除いて、所定のスクランブル多項式に基づいてデスクランブルして元のデータキャラクタを復号する
    　ことを特徴とする請求項１３記載の受信回路。
21. 　前記同期ヘッダは、“０”と“１”のビット遷移を少なくとも１回含む２ビット以上の情報であり、その種別に、
    　データキャラクタに基づいて生成される符号化ブロックのうち終端を含まない符号化ブロックに用いられる非終端同期ヘッダと、
    　データキャラクタに基づいて生成される符号化ブロックのうち終端を含む符号化ブロックに用いられる終端同期ヘッダとがあり、
    　前記受信制御部は、
    　前記終端同期ヘッダを含む符号化ブロックの受信後に、前記第２の復号化回路から前記第１の復号化回路の選択に切り替える
    　ことを特徴とする請求項２０記載の受信回路。
22. 　前記シリアルレシーバは、
    　前記符号化シンボルと前記符号化ブロックとの最小公倍数のビット長で構成される符号化フレーム単位で符号化シンボルに変換する
    　ことをと空調とする請求項１３記載の受信回路。
23. 　前記受信制御部は、
    　前記符号化ブロックを受信しない期間は、前記第１の復号化回路に入力される符号化シンボル列を、前記第２の復号化回路にも入力させ、
    　前記第２の復号化回路は、入力された符号化シンボル列によりデスクランブラの初期化を行う
    　ことを特徴とする請求項１３記載の受信回路。
24. 　シリアル伝送路を介して接続された送信回路と受信回路間で伝送路符号化されたシリアルデータの伝送を行う通信システムであって、
    　前記送信回路は、
    　ｍビットの制御キャラクタをｎビット（ｍ＜ｎ）の符号化シンボルにマッピングする第１の伝送路符号化を行う第１の符号化回路と、
    　前記第１の伝送路符号化よりも、前記受信回路との同期確立に時間を要し、且つ、符号化ロスの少ない伝送路符号化であって、連続するデータキャラクタをスクランブル処理によってビット撹乱した符号化ブロックを生成する第２の伝送路符号化を行う第２の符号化回路と、
    　前記第１の符号化回路と前記第２の符号化回路とのうち、いずれの符号化回路を用いて送信をさせるかを選択する送信制御部と、
    　前記送信制御部の選択結果に応じて生成された符号化シンボルあるいは符号化ブロックをシリアルデータに変換して前記シリアル伝送路に送信するシリアルドライバとを備え、
    　前記送信制御部は、データキャラクタを送信しない期間には前記第１の符号化回路を選択して前記制御キャラクタに基づく符号化シンボルを送信させ、データキャラクタを送信する期間には前記第２の符号化回路に選択を切り替えて前記データキャラクタに基づく符号化ブロックを送信させ、
    　前記受信回路は、
    　前記符号化シンボルを制御キャラクタに復号する第１の復号化回路と、
    　前記符号化ブロックをデスクランブルしてデータキャラクタに復号する第２の復号化回路と、
    　前記第１の復号化回路と前記第２の復号化回路とのうち、いずれの復号化回路を用いての受信をさせるかを選択する受信制御部と、
    　前記シリアル伝送路から受信したシリアルデータを、パラレルデータに変換し、前記パラレルデータを、前記第１の復号化回路と前記第２の復号化回路のうち前記受信制御部により選択された復号化回路に出力するシリアルレシーバとを備え、
    　前記受信制御部は、符号化ブロックを受信しない期間は前記第１の復号化回路を選択し、符号化ブロックを受信する期間は前記第２の復号化回路を選択する
    　ことを特徴とする通信システム。
25. 　シリアル伝送路を介して接続された送信回路と受信回路間で伝送路符号化されたシリアルデータの伝送を行う通信システムにおける通信方法であって、
    　前記伝送路符号化には、
    　ｍビットの制御キャラクタをｎビット（ｍ＜ｎ）の符号化シンボルにマッピングする第１の伝送路符号化と、
    　連続するデータキャラクタをスクランブルによってビット撹乱した符号化ブロックを生成する第２の伝送路符号化とが含まれ、
    　前記第２の伝送路符号化は、前記第１の伝送路符号化よりも前記送信回路と前記受信回路との間の同期確立に時間を要し、且つ、符号化ロスが少ないものであり、
    　前記通信システムによる前記通信方法は、
    　前記第１の伝送路符号化と前記第２の伝送路符号化とを切り替えてシリアルデータの伝送を行い、
    　前記符号化ブロックの伝送を行わない期間は、前記第１の伝送路符号化を用いた伝送を行い、前記符号化ブロックの伝送を行う期間は、前記第２の伝送路符号化を用いた伝送を行う
    　ことを特徴とする通信方法。
26. 　送信回路が、伝送路符号化されたシリアルデータを、シリアル伝送路を介して接続された受信回路に送信する送信方法であって、
    　ｍビットの制御キャラクタをｎビット（ｍ＜ｎ）の符号化シンボルにマッピングする第１の伝送路符号化を行う第１符号化ステップと、
    　前記第１の伝送路符号化よりも、前記受信回路との同期確立に時間を要し、且つ、符号化ロスの少ない伝送路符号化であって、連続するデータキャラクタをスクランブル処理によってビット撹乱した符号化ブロックを生成する第２の伝送路符号化を行う第２符号化ステップと、
    　前記第１の伝送路符号化と前記第２の伝送路符号化とのうち、いずれの伝送路符号化を用いて送信をさせるかを選択し、送信を制御する送信制御ステップと、
    　前記選択結果に応じて生成された符号化シンボルあるいは符号化ブロックをシリアルデータに変換して前記シリアル伝送路に送信する送信ステップとを含み、
    　前記送信制御ステップは、データキャラクタを送信しない期間には前記第１の伝送路符号化を選択して前記制御キャラクタに基づく符号化シンボルを送信させ、データキャラクタを送信する期間には前記第２の伝送路符号化に選択を切り替えて前記データキャラクタに基づく符号化ブロックを送信させる
    　ことを特徴とする送信方法。
27. 　ｍビットの制御キャラクタをｎビット（ｍ＜ｎ）の符号化シンボルにマッピングする第１の伝送路符号化により符号化されたシリアルデータ、及び、前記第１の伝送路符号化よりも同期確立に時間を要し、かつ、符号化ロスの少ない伝送路符号化であって、連続するデータキャラクタをスクランブル処理によってビット撹乱した符号化ブロックを生成する第２の伝送路符号化により伝送路符号化されたシリアルデータを、シリアル伝送路を介して接続された送信回路から、受信回路が受信する受信方法であって、
    　前記受信回路が備える第１の復号化回路により、前記符号化シンボルを制御キャラクタに復号する第１の復号化ステップと、
    　前記受信回路が備える第２の復号化回路により、前記符号化ブロックをデスクランブルしてデータキャラクタに復号する第２の復号化ステップと、
    　前記第１の復号化回路と前記第２の復号化回路とのうち、いずれの復号化回路を用いての受信をさせるかを選択する受信制御ステップと、
    　前記シリアル伝送路から受信したシリアルデータを、パラレルデータに変換し、前記パラレルデータを、前記第１の復号化回路と前記第２の復号化回路のうち前記受信制御ステップにより選択された復号化回路に出力する出力ステップとを含み、
    　前記受信制御ステップは、符号化ブロックを受信しない期間は前記第１の復号化を選択し、符号化ブロックを受信する期間は前記第２の復号化を選択する
    　ことを特徴とする受信方法。

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