CN112217755B - 用于增强的纠错的并行信道偏斜 - Google Patents

Abstract

数字通信发射器、系统和方法可以将偏斜引入并行传输信道，以增强前向纠错(FEC)解码器的性能。一个说明性串行器‑解串器(SerDes)发射器实施例包括：分组码编码器，所述分组码编码器被配置为将输入数据块序列转换为编码数据块序列；解复用器，所述解复用器被配置为以循环方式将来自编码数据块序列的代码码元分配给多个通道，所述多个通道对应于并行传输信道；偏斜器，所述偏斜器被配置为缓冲所述多个通道以提供相应的通道延迟，所述通道延迟彼此相差不少于编码数据块周期的一半；以及多个驱动器，每个驱动器被配置为在所述并行传输信道中的相应的一个并行传输信道上传输来自所述多个通道中的一个的代码码元。

Description

用于增强的纠错的并行信道偏斜

背景技术

电气和电子工程师(IEEE)标准协会出版了以太网IEEE标准，IEEE标准802.3-2015，这对于本申请所属领域的普通技术人员而言将是熟悉的。该标准为通过同轴电缆、双绞线电缆、光纤电缆、电子背板和其他物理介质以各种信道信号星座以1Mb/s至超过100Gb/s的选定速度的局域网(LAN)操作提供通用介质访问控制规范。随着对更高数据速率的持续需求，正在扩展该标准。即使均衡器被迫以更快的码元速率操作，这种对标准的扩展也必须考虑增加的信道衰减和分散。随着利用PAM4或更大的信号星座，所提出的每通道位速率上升超过50Gbps，提供确保始终如一的稳健性能的可负担且大规模制造的网络硬件变得越来越困难。

发明内容

因此，本文公开了数字通信发射器、系统和方法，该数字通信发射器、系统和方法可以将偏斜(skew)引入并行传输信道，以增强前向纠错(FEC)解码器的性能。一个说明性串行器-解串器(SerDes)发射器实施例包括：分组码编码器，所述分组码编码器被配置为将输入数据块序列转换为编码数据块序列；解复用器，所述解复用器被配置为以循环方式将编码数据块序列中的代码码元分配给多个通道，所述多个通道对应于并行传输信道；偏斜器(skewer)，所述偏斜器被配置为缓冲多个通道以提供相应的通道延迟，所述通道延迟彼此相差不少于编码数据块周期的一半；以及多个驱动器，每个驱动器被配置为在所述并行传输信道中的相应的并行传输信道上传输来自所述多个通道中的一个通道的代码码元。

一种说明性方法实施例，包括：将输入数据块序列编码成编码数据块序列；以逐个码元的方式在与并行传输信道对应的多个通道上分配编码数据块序列；缓冲多个通道以提供相应的通道延迟，所述通道延迟彼此相差不少于编码数据块周期的一半；以及用来自多个通道中的相应一个通道的码元驱动每个并行传输信道。

有源以太网电缆(AEC)的说明性实施例包括电导体，所述电导体将第一收发器连接到第二收发器以在其间提供并行传输信道，所述第一收发器和第二收发器中的每一个具有：分组码编码器，所述分组码编码器被配置为将输入数据块序列转换为编码数据块序列；解复用器，所述解复用器被配置为以循环方式将来自编码数据块序列的代码码元分配给多个通道；偏斜器，所述偏斜器被配置为缓冲多个通道以提供相应的通道延迟，所述通道延迟彼此相差不少于编码数据块周期的一半；以及多个驱动器，所述多个驱动器各自被配置为在所述并行传输信道中的相应的一个并行传输信道上传输来自所述多个通道中的一个通道的代码码元。所述第一收发器和第二收发器中的每一个可以进一步包括：多个收发器，所述多个收发器各自被配置为将来自所述传输信道中的相应的传输信道的接收信号转换为信道码元的序列；对准模块，所述对准模块被配置为使用对准标记对准多个信道码元序列，以形成接收信号块序列；以及分组码解码器，所述分组码解码器被配置为将接收数据块转换成输出信号块序列。

前述实施例中的每一个可以单独地或组合地实现，并且可以以任何合适的组合利用以下特征中的任何一个或多个来实现：1.第一收发器和第二收发器中的每一个进一步包括在对准模块之前的去偏斜器(deskewer)，所述去偏斜器被配置为以预定量缓冲多个信道码元序列以补偿由所述偏斜器提供的通道延迟。2.所述通道延迟对应于基本延迟量的整数倍。3.基本延迟量是编码数据块周期。4.多个通道包括四个通道5.分组码编码器是里德-所罗门(Reed-Solomon)编码器。6.代码码元各自包括10位。7.每个驱动器传输代码码元作为NRZ信道码元序列。8.每个驱动器传输代码码元作为PAM4信道码元序列。9.将来自多个通道的接收信号转换成多个信道码元序列；以预定量缓冲多个序列以补偿所述相应的通道延迟；使用对准标记来对准多个序列以形成接收数据块序列；并将接收数据块序列解码为输出数据块序列。

附图说明

图1A是说明性通信网络的框图。

图1B是说明性有源以太网电缆(AEC)的透视图。

图2A是说明性多通道通信链路的框图。

图2B是说明性多通道通信链路的架构图。

图3A是说明性AEC的框图。

图3B是包括AEC的说明性通信链路的架构图。

图4是说明性多通道收发器中的传输链的框图。

图5是说明性多通道收发器中的接收链的框图。

图6是说明性多通道通信方法的流程图。

具体实施方式

尽管在附图和以下描述中给出了特定实施例，但是请记住它们不限制本公开。相反，它们为本领域普通技术人员提供了在公开范围内辨别替代形式、等同物和修改的基础，并且可以包含在所附权利要求的范围内。

所公开的装置和方法在其进行操作的较大环境的情境中能够被最好地理解。相应地，图1A示出了说明性通信网络100，包括移动设备102以及经由路由网络106耦合的计算机系统104A至104C。路由网络106可以是或者包括例如互联网、广域网或局域网。在图1中，路由网络106包括设备项目108(诸如交换机、路由器等)的网络。设备项目108经由在各个网络部件之间传输数据的点对点通信链路109互相连接，并且连接至计算机系统104A-C。网络106中的至少一些链路109是高带宽多通道链路，诸如以10Gb/s或更高按照IEEE标准802.3-2015(或更高版本)操作的以太网链路。

图1B是说明性电缆的透视图，该电缆可用于在109之间提供高带宽多通道通信链路。电缆包括经由电绳116电连接的第一电缆端连接器110和第二电缆端连接器111。电绳116包括通常成对形式的导电线，诸如具有双轴导体。双轴导体可以比作同轴导体，但其具有两个内导体而不是一个内导体。内导体可以用差分信号来驱动，依赖它们共享的屏蔽以减少与电缆中其他双轴导体的串扰。取决于性能标准，可以有可能采用其他成对或单端的导体实现。

导体可以焊接到小印刷电路板或类似的基板上的焊盘上，这些基板具有将焊盘连接到一个或多个集成电路芯片或多芯片模块的迹线，该一个或多个集成电路芯片或多芯片模块进而通过迹线连接到电缆端连接器中的触点。电缆端连接器被配置为与网络接口端口配对以接收并发送入站和出站数据流。根据以太网标准，电绳116中的每个导体对可以提供差分信号的单向传输。为了在甚至扩展的电缆长度(大于，例如，3米、6米或9米)上实现稳健的性能，电缆可以是有源以太网电缆(AEC)，其中每个连接器110、111包括在每个方向上执行时钟和数据恢复(CDR)以及数据流的重新调制的有源收发器。值得注意的是，收发器不仅会在出站数据流离开电缆时对其执行CDR和重新调制，还会在入站数据流进入电缆时对其进行CDR和重新调制。

这里认识到，可以预期入站数据流符合相关标准，并且可以预期入站数据流在穿过网络接口端口的插座引脚和电缆组件的连接器插头引脚的过程中基本上没有经历劣化。然而，由传输网络接口的电子制造商采用的调制质量和均衡策略一般是未知的，并且标准的最低要求可能不足以在扩展的电缆长度上传输，特别是如果接收网络接口的电子制造商与传输网络接口的电子制造商不同。与传输网络接口一样，接收网络接口的电子制造商采用的均衡和解调策略通常是未知的，并且可能无法应对由扩展的电缆长度上的信号传输引起的衰减和干扰。通过执行入站数据流和出站数据流两者的CDR和重新调制，确保说明性电缆实现在扩展电缆长度上的始终如一的稳健的数据传输而无需考虑网络接口的电子制造商。

图2A是在两个节点201、202之间的说明性双通道通信链路的框图，节点201、202表示网络设备项目108的实现数据链路层260和物理层270的那些部分(在下面进一步讨论)。用于多个传输和接收信道的收发器203每个耦合到主机接口204。收发器203和主机接口204可以是例如耦合到个人计算机、服务器、网络交换机或其他联网电子系统的I/O总线的外围网络接口的一部分。主机接口204可以采取硬接线的或固件配置的专用集成电路(ASIC)的形式，该专用集成电路实现MAC子层261、可选的协调子层271、以及PCS子层272、以及FEC、PMA和PMD子层273-275(在下面参考图2B讨论)的元件以实现高速率处理和数据传输。所示的收发器203(优选地体现为用于非常高速率的串行数据发射和接收(又叫做串行化-解串化或“SerDes”)的硬接线ASIC)包括多对接收器205和发射器206，每一对耦合到两个单向信道(接收信道和传输信道)以实现多通道物理连接207的一个通道。因此，物理连接207从每个节点接受表示多通道发射流的传输信道信号并将该信号传送到另一个节点，将它们作为表示多通道接收数据流的接收信道信号传递。由于物理信道引入噪声、衰减和信号分散，接收信号可能会降级。

图2A的说明性链路是无源的，即，没有被供电以增强或重新生成穿过多通道连接207的信号的中间部件。在至少一些实施例中，部件根据开放系统互连的ISO/IEC模型(参见ISO/IEC 7498-1：1994.1)进行操作以通过物理介质进行通信。互连参考模型采用具有定义的功能和接口的层的层级结构，以促进由不同团队或供应商对兼容系统的设计和实现。虽然这不是要求，但预期层级结构中的较高层主要由在可编程处理器上操作的软件或固件来实现，而较低层可被实现为ASIC硬件。

应用层210是模型中的最上层，并且它表示在不同系统(例如，设备108)上操作的用户应用或其他软件，其需要用于传递消息或数据的设施。表示层220向这样的应用提供一组应用编程接口(API)，其提供形式语法以及用于数据转换(例如，压缩)的服务，建立通信会话，无连接通信模式以及协商以使应用软件能够识别可用的服务选项并从中选择。会话层230提供用于协调数据交换的服务，包括：会话同步、令牌管理、全双工或半双工模式实现以及建立、管理和释放会话连接。在无连接模式下，会话层可以仅仅在会话地址和传输地址之间进行映射。

传输层240为多路复用、端到端序列控制、错误检测、分段、阻塞、级联、各个连接上的流控制(包括中止/恢复)、以及实现端到端服务质量规范提供服务。传输层240的焦点是端到端性能/行为。网络层250提供路由服务，确定用于进行端到端连接的链路，并在必要时充当中继服务以将此类链路耦合在一起。数据链路层260充当到物理连接的接口，提供跨物理连接的定界、同步、序列和流控制。它也可以检测并任选地纠正物理连接上发生的错误。物理层270提供机械的、电子的、功能的和程序手段来激活、维持和去激活连接207上的信道，以及使用信道306以用于物理介质上的位传送的手段。商业和开源软件、驱动程序和固件库可广泛用于实现上述的模型层。

数据链路层260和物理层270被IEEE标准802.3-2015稍微细分和修改，IEEE标准802.3-2015在数据链路层260中提供介质访问控制(MAC)子层261以定义与物理层270的接口，包括帧结构和传输语法。在物理层270内，该标准提供了诸如图2B中所示的细分之类的各种可能的细分，其包括任选的协调子层271、物理编码子层(PCS)272、前向纠错(FEC)子层273、物理介质附件(PMA)子层274、物理介质相关(PMD)子层275和可选的自动协商(AN)子层276，其在本文被示出作为PMD子层275的一部分。

在存在协调子层271的情况下，则可选的协调子层271仅仅在为MAC子层261和PCS子层272定义的接口之间映射。PCS子层272提供加扰/解扰、数据编码/解码(利用能够实现时钟恢复和位错误检测的传送码)、多通道块和码元重新分配、PCS对准标记插入/移除以及块级别通道同步和去偏斜(deskew)。为了利用物理层270的部件实现误码率估计，PCS对准标记通常包括从通道中的先前位直到先前PCS对准标记并包括先前PCS对准标记中导出的位交叉奇偶校验(BIP)值。

FEC子层273提供例如Reed-Solomon编码/解码，其跨通道分配具有受控冗余性的数据块以实现纠错。在一些实施例中(例如，根据第91条或IEEE标准802.3的提议的第134条)，FEC子层273修改通道的数量。例如，在提议的第134条下，可以将四通道传出数据流(包括PCS对准标记)转换成双通道传输数据流。相反，FEC子层273可以将双通道接收数据流转换为四通道传入数据流。在两个方向上，可以保留PCS对准标记，从而在被传达到PMA子层230和从PMA子层230传达的多通道数据流中产生分组的PCS对准标记的对(或更一般地，“组”)。(第91条规定20到4通道转换，在FEC和PMA子层之间传达的数据流的每个通道中产生5组分组的PCS对准标记。)

PMA子层274提供通道重新映射、码元编码/解码、组帧(framing)和八位字节/码元同步。PMD子层275指定传输的/接收的信道信号与对应的位(或数字码元)流之间的收发器转换。在存在AN子层276的情况下，可选的AN子层276实现通信信道206的初始启动，在进入正常操作阶段之前进行自动协商阶段和链路训练阶段。自动协商阶段使端节点能够交换关于其能力的信息，并且训练阶段使得端节点能够以对抗信道非理想性的方式适配传输侧和接收侧均衡滤波器两者。

图3A是图1B的说明性电缆的功能框图。连接器110包括插头302，其适于适配第一主机设备201(图3B)中的符合标准的以太网端口，以接收入站数据流作为来自主机设备的电输入信号并提供出站数据流作为到主机设备的电输出信号。类似地，连接器111包括适配第二主机设备304的以太网端口的插头204。连接器110包括第一收发器305，用于对在连接器110处进入和离开电缆的数据流执行CDR和重新调制，并且连接器111包括第二收发器305，用于对在连接器111处进入和离开电缆的数据流执行CDR和重新调制。收发器305可以是安装在印刷电路板上并经由电路板迹线连接到插头引脚的集成电路。电绳116的线可以焊接到印刷电路板上的相应焊盘。

每个收发机305包括用于与主机设备通信的发射器和接收器组306以及用于经由沿电缆长度的导体对进行发送和接收的发射器和接收器组307。所图示的电缆支持四个双向通信通道LN0-LN3，每个双向通道由两个单向连接形成，每个单向连接具有差分驱动的双轴导体对(具有此处未示出屏蔽导体)。收发器任选地包括存储器361，用于在发射器和接收器组306、307之间提供先进先出(FIFO)缓冲。控制器308通过例如设置初始均衡参数并确保在使发射器和接收器进入数据传输阶段之前在所有通道和链路完成训练阶段来协调发射器和接收器的操作。

在至少一些预期的实施例中，面向主机的发射器和接收器组306采用与电缆无关的(即，它们不是在逐个电缆的基础上定制的)固定均衡参数。面向中心的发射器和接收器组307优选采用在逐个电缆的基础上定制的取决于电缆的均衡参数。取决于电缆的均衡参数可以是自适应或固定的，并且可以在电缆的制造商测试期间确定这些参数的初始值。均衡参数可以包括用于发射器中的预均衡器滤波器的滤波器系数值，以及用于接收器的增益和滤波器系数值。

图3A的说明性电缆可以是如图3B的架构图中所示的两个主机设备201、202之间的有源通信链路的部分。设备201、202包括之前关于图2B描述的层和子层，其中添加了网络接口端口插座301作为PMD子层275的部分。连接器插头302、304与端口插座301配对，将接口端口收发器连接到电缆端连接器110、111中的收发器305。收发器305各自实现面向主机的物理层370A、面向中心的物理层370B、以及将两个物理层370A、370B桥接在一起的数据链路层360。数据链路层360包括先进先出(FIFO)缓冲存储器361，并且可以包括用于与物理层370A、370B相接的可选的MAC子层。构想到省略可选的MAC子层作为一种减少面积要求、减少功耗并增加效率的方式。为了类似原因，可以将可选的协调子层从物理层370A、370B中的每一个物理层省略。在一些构想的实施例中，PCS子层与FIFO缓冲存储器361直接相接。在其他构想的实施例中，忽视、简化或省略PCS子层以使得FEC子层更直接地或更不直接地与FIFO相接。在又其他的构想的实施例中，将FEC子层合并，并且FEC子层被提供有集成FIFO缓冲能力。在每种情况中，存在增加效率的可能。

关于子层的操作的更多信息以及节点与通信介质之间的连接的电气和物理规范(例如，引脚布局、线路阻抗、信号电压和时序)、以及通信介质本身的电气和物理规范(例如，铜电缆中的导体布置、衰减限制、传播延迟、信号偏斜)可以在当前的以太网标准中找到，并且任何这样的细节都应该被认为是在本领域普通技术人员的知识范围内。以下讨论集中于特定于本公开的修改。

设备201、202中的以及在收发器305中的PMA和PMD子层可以由接收器和发射器组203、306、307来实现。图4和图5是构想用于实现组203、306、307中的接收器和发射器中的每一个的说明性传输链和接收链的框图。

图4中的传输链从PCS接受四通道数据流，但应注意，通道的数量是可改变的设计参数。根据该标准，PCS数据流已经用传输代码编码，该传输代码提供DC平衡并且实现时序恢复。PCS数据流通道还包括用于使通道彼此同步的PCS对准标记。在许多情况下，通道已经借助设计进行了对准，但如果没有对准，则将为此目的提供通道同步模块。一旦数据流通道被对准，对准标记移除模块402就从每个通道中移除对准标记，将它们传递到下游对准标记插入模块406。代码转换模块404将传输代码从64b/66b代码修改为更适合与Reed-Solomon编码器一起使用的256b/257b代码。通过重复地将从四个传入通道并行获取的四个66位块转码为单独的257位块，代码转换模块可以基本上将四个通道转换为单通道数据流。

先前提到的对准标记插入模块406接受来自移除模块402的PCS对准标记信息和来自代码转换模块404的单通道数据流。插入模块406组合来自四个通道的对准标记信息从而形成257位块中的一组分组的对准标记，并且考虑到代码转换模块404的操作而以保持对准标记块相对于数据流407中的其他数据的位置的方式插入对准标记块。对准标记块被设计为考虑编码器模块408和码元分布模块410的操作，使得对准标记实质上完整地出现并且按顺序出现在跨越PMA边界474的多通道传输数据流内，这使得它们用于下游的通道重新同步。可在IEEE以太网标准中找到额外的细节。

里德-所罗门(RS)编码器模块408对来自数据流407的来自插入模块406的10位“码元”块进行操作，增加冗余以实现码元错误的下游纠正。通常，编码器模块408操作以保留原始数据流内容，同时附加所谓的“奇偶校验”信息，例如附加到514个数据码元的输入块的30个奇偶校验码元块，以形成完整的码字块或“编码数据块”。因此，由模块406插入的对准标记块将保持存在于来自编码器模块的输出数据流中。码元分配模块409以循环方式在多个传输通道上分配码字码元，即，将一个10位码元分配到第一传输通道，将下一个码元分配到第二传输通道，将下一个码元分配到第三传输通道，将下一个符合分配到第四传输通道，并随后该循环重复。每个传输通道定向到对应的发射器。虽然在本示例中示出四个传输通道，通道的数量是可改变的设计参数。

边界474可以被认为是FEC子层228和PMA子层230之间的边界。在期望尽可能强地保持该边界的情况下，PMA子层可以包括对准标记检测模块412以检测由模块406以适当的数据缓冲为传输数据流的每个通道插入的对准标记。替代地，可以放宽该边界，并且省略对准标记检测模块412，以有利于来自对准标记插入模块406的适当的直接信令。除了其他以外，对准标记可以用于识别通道号，从而使通道重新排序模块414能够在有意的偏斜操作之前移位任何错位的通道。因此，即使码元分布模块410(可能由于某些初始化错误)在传输通道中引入循环移位，使得通道0传送用于通道1的码元流，通道1传送用于通道2的码元流等，通道重新排序模块414确保纠正错位。

提供一组延迟缓冲器416(标记为1D，2D，3D)以在穿过传输通道的数据流之间引入预定的偏斜。优选地，延迟缓冲器提供基本延迟量的整数倍。即，通道1上的数据流相对于通道0上的数据流延迟了1D。通道2相对于通道1延迟了1D并且相对于通道0延迟了2D。通道3相对于通道2延迟了1D、相对于通道1延迟了2D并且相对于通道0延迟了3D。然而，只要通道0和通道3的延迟的和等于通道1和通道2的延迟的和，那么延迟就不必是整数倍。如下面更详细讨论的，选择延迟以改进RS编码器408的性能。

控制器426控制一组多路复用器418A至418D以在训练数据(在自动协商和训练阶段期间由控制器426提供)、通道重新排序模块414的不偏斜的输出、或延迟缓冲器416的偏斜的输出之间进行选择。(本文可以使用术语“偏斜器”来指代单独的延迟缓冲器组416或与通道重新排序模块414和多路复用器418A-418D组合的延迟缓冲器组416。)多路复用器418A-418D在正常操作期间利用或不利用由固件配置的有意偏斜将编码的数据流转发到串行器模块420A-420D。在自动协商和训练阶段期间，多路复用器从控制器426向串行器提供协商和训练数据流。在存在对准标记的正常操作期间，多路复用器418A-418D可以充当对准标记替换模块，向串行器模块提供修改后的对准标记，如美国专利第10,212,260号(″SerDes architecture with a hidden backchannel protocol(具有隐藏的反向信道协议的SerDes架构)″)所述。串行器420A-420D各自接受传输数据块流并将该块流转换为(更高速率)信道码元流。例如，在使用4-PAM信号星座的情况中，每个串行器可以产生两位码元(二进制编码)或三位码元(温度计编码)的流。

通过相应的预均衡器模块422A-422D对每个信道码元流进行滤波以产生传输信号，该传输信号被驱动器424A-424D放大并提供给传输信道。预均衡器模块补偿至少一些信道分散，从而减少或消除对接收器侧均衡的需要。这种预均衡可以是有利的，因为它避免了经常与接收器侧均衡相关的噪声增强，并且能够以减小的位宽实现数字滤波。通过需要较不复杂的滤波器，位宽度的降低直接降低了功耗，但是可以通过避免更复杂的滤波器在所需带宽下操作所需的并行化来进一步降低功耗。然而，预均衡通常需要了解信道。

在进行初始自动协商阶段之后，控制器426进行操作以表征信道。在可选的自动协商阶段期间，控制器426生成将本地节点的能力传送到远程节点，并协商以选择要被用于后续通信的特征组合的自动协商帧序列。当自动协商阶段完成时，每个训练控制器生成训练帧序列，使得在每个通道上独立进行训练。控制器426接收由接收器从接收的数据流中提取的反向信道信息，并使用反向信道信息来调整预均衡滤波器的系数。控制器还接收“远程信息”，其包括本地生成的信息，用于适配远程节点中的预均衡滤波器的系数。基于该信息，控制器填充训练帧的相关字段以向远程节点提供反向信道信息。由于仅在训练阶段期间采用训练帧，并且因为可以期望在正常操作期间继续更新预均衡滤波器，所以控制器426可以在正常操作期间在通过多路复用器418A-418D提供的修改后的对准标记中或与修改后的对准标记一起包括类似的反向信道信息。

已经讨论了在训练和正常操作阶段期间的传输链和反向信道信息的使用，现在我们转向说明性接收链的操作，诸如图5中所示的。接收链从不同的接收信道(由通道0-rx至通道3-rx指示)获得模拟电信号。如果物理介质是电总线或电缆，则这些可以直接从电导体获得，或者如果物理介质是无线的，则这些可以经由转换器间接获得。CTLE滤波器502A-502D提供连续时间线性均衡来整形接收信号频谱(可选地以适配方式操作)，以减小信道脉冲响应的长度，同时最小化噪声增强。判决反馈均衡器(DFE)504A-504D对经滤波的信号进行操作以纠正码元间干扰并检测每个传输的信道位或码元，由此产生经解调的数字数据流。一些实施例采用过采样。时钟恢复和适配模块505从每一个DFE的判决元件的输入和/或输出导出采样时钟信号，并将其提供回DFE以控制码元检测的时序。适配模块505进一步导出DFE判决元件的输入相对于输出或(在训练阶段期间)相对于已知的训练模式的错误信号，并且使用错误信号来适配一个或多个DFE系数和CTLE滤波器的响应。适配模块505还进一步使用错误信号来生成“远程信息”，即用于远程预均衡器的适配信息。这个远程信息被提供给控制器426。

解串器506A-506D将数字接收数据流位或码元分组为块，以使得能够使用较低的时钟速率用于随后的芯片上操作。对准标记检测模块508监控接收数据流以检测对准标记并且在正常操作期间或在训练操作期间实现对准标记锁定以检测训练帧标记并实现对其的锁定。反向信道信息提取模块510从训练帧和对准标记的适当部分提取反向信道信息，将预均衡器适配信息和状态报告信息提供给控制器426。

基于来自对准标记的信息，通道重新排序模块512确保接收数据流被放置到正确的接收通道中，使得可以通过一组延迟缓冲器514适当地补偿任何有意通道偏斜。该组延迟缓冲器514可以与组416(图4)基本相同，其经重新排列使得穿过两组延迟缓冲器的数据流经历相同的总延迟并因此变得不偏斜(除了信道延迟和意外偏斜效应的其他来源之外)。对于3D的总(增加的)延迟，将通道0数据流给定为在传输链中没有延迟并且在接收链中有3D延迟。对于3D的总延迟，将通道1数据流给定为在传输链中有1D延迟并且在接收链中有2D延迟。通道2和3的数据流类似地经历3D的总增加的延迟，这至少移除了通道之间的有意偏斜。可以随后在模块518中纠正剩余偏斜。

控制器426控制一组多路复用器516A-516D以用替换PCS对准标记替换任何修改的对准标记，从而隐藏来自较高层的反向信道信息字段，如美国专利第10,212,260号中所述。多路复用器516A-516D进一步根据传输链是否采用偏斜器而在通道重新排序模块512的不偏斜的输出或延迟缓冲器组514的不偏斜的输出之间进行选择。(本文可以采用术语“去偏斜器”来指代单独的延迟缓冲器组514或与通道重新排序模块512和多路复用器516A-516D组合的延迟缓冲器组514。)

与传输链一样，接收链可以在PMA子层和FEC子层之间施加硬边界474，或者替代地，可以将对准标记检测信息传送到FEC通道去偏斜模块518。来自多路复用器516A-516D的接收数据流由FEC通道去偏斜模块518对准，以去除通道之间的任何残余或无意的偏斜。这里我们观察到缓冲器514可以被省略，并且它们的去偏斜功能被FEC通道去偏斜模块518吸收。该去偏斜能力可以在现有接收链实现的范围内；然而，模块518容纳其他偏斜源的能力可能被由传输链引入故意偏斜所损害。因此，当采用如本文提供的传输通道偏斜器时，其有益于提供缓冲器514或扩展模块518的偏斜纠正能力。

FEC块组装器520在逐个码元的基础上复用通道以形成接收码字块的单通道序列。RS解码器模块522对接收码字块进行操作以检测和纠正任何码元错误，在解码过程期间去除FEC编码冗余(奇偶校验码元)。以与传输链相似的方式，对准标记移除模块524从每个通道移除对准标记，将它们传递到下游对准标记插入模块528。代码转换模块526将256b/257b传输代码字转换成四个64b/66b传输代码字的块，在四个PCS通道上适当地分配66位代码字块。对准标记插入模块528将被移除的对准标记信息转换成具有通道特定UM模式的单独对准标记，并考虑代码转换模块526的操作，在四个通道中的适当的位置处插入单独对准标记。四通道PCS数据流被提供给节点的更高层级层，以将传送的数据最终传送到目标应用。接收器中所实现的接收通道和PCS通道的数量是可以与为传输链所选择的数量相匹配的设计参数。

RS编码器408在每个码字块内引入冗余，以使得RS解码器522能纠正接收码字块中的码元错误。IEEE以太网标准采用使得解码器能纠正每个接收码字块内的多达15个码元的任何组合的RS(544、514)代码。例如，如果瞬态噪声事件导致在544码元代码字内发生16个或更多码元错误，则解码器将无法确定544个码元中的哪个码元出错并纠正它们，从而导致数据流的部分丢失。然而，在为高带宽以太网标准构想的信令速率下，任何一个并行传输信道在任何给定的时间在物理介质上传输10个或更多个码元并不罕见。如果瞬态噪声事件同时影响承载来自给定的码字块的码元的多个传输信道，则将超过解码器的纠错能力。

编码数据块周期是给定的通道上的码字块的长度，例如，5440位/4通道＝1360位，或者在标称信令速率为26.5625Gb/s时约51ns。如果该组延迟缓冲器416(图4)的基本延迟D量等于编码数据块周期，则在任何给定的时间，不同的并行传输信道从不同的码字块传送码元。同时影响多个传输信道的瞬态噪声事件可能在四个不同的码字块中的每一个中引起可能10个码元错误，这种情况在解码器的纠错能力范围内。

由于存在其他偏斜源，可以选择基本延迟D为略大于该值，以确保给定的码字块的码元一次仅穿过一个信道。然而，即使在基本延迟D量为码字块长度的一半的情况下，也可以观察到显著的性能改进，因为这足以将这种突发事件中的错误的一半重新分配给其他码字块。如果一半的通道可以延迟完整的码字块而另一半未被延迟，则可以获得类似的性能改进；如果一半的通道延迟码字块的一半，则仍然可以观察到较小的性能成就。这两个替代实施例都提供了对缓冲的减少的要求，并且也预期用于实现。

图4和图5示出了四个并行传输信道的使用，但是这里阐述的原理也适用于使用两个、八个、十六个和其他数量的并行传输信道。

图6是说明性方法的流程图。在框602中，收发器使用FEC编码器来将输入数据块序列转换为编码数据块序列。在框604中，收发器将来自每个编码数据块的码元分配在多个通道上，该多个通道对应于电缆或其他物理介质中的并行传输信道。在框606中，收发器缓冲通道来为至少一些通道提供不同的延迟(“偏斜”)。在框608中，收发器在传输信道上并行发送来自每个通道的码元，其中偏斜用于至少在统计上重新分配来自突发的码元错误的某一部分，其影响到不同编码数据块的多个信道。

在接收端，收发器在框610中将接收信号转换为检测到的码元的对应的通道。在框612中，收发器对准通道以形成接收数据块，并且在框614中，收发器使用FEC编码器以从接收块提取经纠错的数据。因为来自错误突发的码元错误在多个数据块间被重新分配，所以增强了解码器的纠错能力。

对本领域技术人员来说，一旦完全了解以上公开内容，则众多替代形式、等效物和修改方案将变得显而易见。旨在将权利要求书解释为涵盖包含在所附权利要求书的范围内的所有这些替代形式、等效物和修改方案。

Claims (20)

1.一种有源电缆，所述有源电缆包括电导体、第一收发器和第二收发器，所述电导体将所述第一收发器连接到所述第二收发器以在所述第一收发器与所述第二收发器之间提供并行传输信道，所述第一收发器和所述第二收发器中的每一个包括：

分组码编码器，所述分组码编码器被配置为将输入数据块序列转换为编码数据块序列；

解复用器，所述解复用器被配置为将来自所述编码数据块序列的代码码元以循环方式分配到多个通道；

偏斜器，所述偏斜器被配置为缓冲所述多个通道以提供相应的通道延迟，所述通道延迟彼此相差不少于编码数据块周期的一半；以及

多个驱动器，所述多个驱动器各自被配置为在所述并行传输信道中的相应的一个并行传输信道上传输来自所述多个通道中的一个通道的代码码元。

2.如权利要求1所述的有源电缆，其特征在于，所述第一收发器和第二收发器中的每一个进一步包括：

多个接收器，所述多个接收器各自被配置为将来自所述传输信道中的相应的传输信道的接收信号转换为信道码元序列；

对准模块，所述对准模块被配置为使用对准标记将所述多个信道码元序列对准以形成接收数据块序列；以及

分组码编码器，所述分组码编码器被配置为将所述接收数据块转换为输出数据块序列。

3.如权利要求2所述的有源电缆，其特征在于，所述第一收发器和第二收发器中的每一个进一步包括在所述对准模块之前的去偏斜器，所述去偏斜器被配置为以预定量缓冲所述多个信道码元序列以补偿由所述偏斜器提供的所述通道延迟。

4.如权利要求1所述的有源电缆，其特征在于，所述通道延迟对应于编码数据块周期的整数倍。

5.如权利要求4所述的有源电缆，其特征在于，所述多个通道包括四个通道。

6.如权利要求1所述的有源电缆，其特征在于，所述分组码编码器是里德-所罗门(Reed-Solomon)编码器，并且所述代码码元各自包括10位。

7.如权利要求6所述的有源电缆，其特征在于，所述多个驱动器各自传输所述代码码元作为NRZ信道码元序列。

8.如权利要求6所述的有源电缆，其特征在于，所述多个驱动器各自传输所述代码码元作为PAM4信道码元序列。

9.一种串行器-解串器发射器，包括：

分组码编码器，所述分组码编码器被配置为将输入数据块序列转换为编码数据块序列；

解复用器，所述解复用器被配置为将来自所述编码数据块序列的代码码元以循环方式分配到多个通道，所述多个通道对应于并行传输信道；

偏斜器，所述偏斜器被配置为缓冲所述多个通道以提供相应的通道延迟，所述通道延迟彼此相差不少于编码数据块周期的一半；以及

多个驱动器，每个驱动器被配置为在所述并行传输信道中的相应的一个并行传输信道上传输来自所述多个通道中的一个通道的代码码元。

10.如权利要求9所述的发射器，其特征在于，所述分组码编码器是里德-所罗门(Reed-Solomon)编码器，并且所述代码码元各自包括10位。

11.如权利要求10所述的发射器，其特征在于，所述多个驱动器各自传输所述代码码元作为NRZ信道码元序列。

12.如权利要求10所述的发射器，其特征在于，所述多个驱动器各自传输所述代码码元作为PAM4信道码元序列。

13.如权利要求9所述的发射器，其特征在于，所述通道延迟对应于基本延迟量的整数倍。

14.如权利要求13所述的发射器，其特征在于，所述基本延迟量是编码数据块周期。

15.如权利要求13所述的发射器，其特征在于，所述多个通道包括四个通道。

16.一种数字通信方法，包括：

将输入数据块序列编码为编码数据块序列；

以逐个码元的方式在与并行传输信道对应的多个通道上分配所述编码数据块序列；

缓冲所述多个通道以提供相应的通道延迟，所述通道延迟彼此相差不少于编码数据块周期的一半；并且

用来自所述多个通道中的相应的通道的码元来各自驱动所述并行传输信道。

17.如权利要求16所述的方法，进一步包括：

将来自所述多个通道的接收信号转换为多个信道码元序列；

以预定量来缓冲多个序列以补偿所述相应的通道延迟；

使用对准标记将所述多个序列对准以形成接收数据块序列；并且

将所述接收数据块序列转换为输出数据块序列。

18.如权利要求16所述的方法，其特征在于，所述通道延迟对应于基本延迟量的整数倍。

19.如权利要求18所述的方法，其特征在于，所述基本延迟量是编码数据块周期。

20.如权利要求18所述的方法，其特征在于，所述多个通道包括四个通道。