CN113676310B - 一种用于雷达系统的数据传输装置 - Google Patents
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Abstract
本发明的一个实施例公开了一种用于雷达系统的数据传输装置，包括：PCS发射模块、PCS接收模块、Serdes接口模块和模拟Serdes模块，其中，PCS发射模块接收预处理后的32bit数据，将其处理为16bit的并行数据；模拟Serdes模块在发射链路对16bit的并行数据进行串行化处理，后通过四对串行差分端口输出；在接收链路，模拟Serdes模块通过四对串行差分端口接收来自光纤的波形数据，解串化处理得到16bit的并行数据；PCS接收模块接收所述16bit并行数据，对其解析得到66bit有效数据块；Serdes接口模块接收雷达系统通过SPI接口发送的控制字信息，并对其解析后得到模拟Serdes模块的配置参数和上电初始化参数，按照模拟Serdes模块要求的接口时序完成对其的初始化操作和工作参数配置，使得模拟Serdes模块处于ready状态。
Description
技术领域
本发明涉及数据传输领域。更具体地，涉及一种用于雷达系统的数据传输装置。
背景技术
SerDes是SERializer(串行器)/DESerializer(解串器)的简称，它是一种串行通信技术，通过时钟嵌入技术、点对点连接以及低电压差分信号技术来实现串行数据流的传输，能够达到很高的带宽和很远的传输距离。采用串行通信的方式不仅可以减少系统互连的复杂性，而且可以减小电路板尺寸，降低功耗，提高整个系统的可靠性。Serdes只利用一对传输线同时传递数据和时钟，把时钟嵌入到串行数据流中，避免了时钟歪斜的问题，因而能够达到Gbps以上。随着雷达带宽的不断提高和高速信号处理技术的发展，雷达系统对大批量数据传输的速度和效率有了更高的需求，现有的数字TR芯片已无法满足宽带雷达系统10Gbps及以上的高速数据传输要求。而在大多数雷达接收机中，采用FPGA的GTX高速串行收发器实现回波数据的传输，在大规模量产情况下，FPGA成本较高且占用面积较大。
发明内容
本发明目的在于提供一种用于雷达系统的数据传输装置，解决现有芯片无法满足高速数据传输需求的问题，克服FPGA芯片在大规模使用情况下带来的高成本、大面积的不足。通过对PCS编解码进行芯片化设计和对模拟Serdes IP核进行数模混合集成，在实现16Gbps传输速率情况下能够有效降低系统成本，减小芯片面积，同时具有低功耗、高集成度的优点。
为达到上述目的，本发明采用下述技术方案：
本发明公开了一种用于雷达系统的数据传输装置，包括：PCS发射模块、PCS接收模块、Serdes接口模块和模拟Serdes模块，其中，
所述PCS发射模块用于在发射链路接收雷达系统预处理后的32bit数据，将所述32bit数据处理为16bit的并行数据发送到模拟Serdes模块；
所述模拟Serdes模块在发射链路用于对所述16bit的并行数据进行串行化处理，后通过四对串行差分端口输出，通过光纤传输到后端的数字波束合成模块；在接收链路，所述模拟Serdes模块通过四对串行差分端口接收来自光纤的波形数据，并进行解串化处理得到16bit的并行数据并通过CDR技术恢复接收时钟，将所述16bit的并行数据发送到PCS接收模块；
所述PCS接收模块在接收链路接收所述16bit并行数据并对其进行解析得到带有同步头信息的66bit有效数据块；
所述Serdes接口模块接收雷达系统通过SPI接口发送的控制字信息，并对其进行地址数据解析后得到模拟Serdes模块的配置参数和上电初始化参数，并将其存储在寄存器中，按照模拟Serdes模块要求的接口时序完成对其的初始化操作和工作参数配置，使得模拟Serdes模块处于ready状态。
在一个具体实施例中，所述PCS发射模块包括：64/66B编码模块、扰码模块和第一Gearbox模块，其中，
所述64/66B编码模块用于对雷达系统预处理后的32bit数据进行编码，每两个32bit数据组成一个64bit数据，并在数据头部添加2bit同步头，编码为66bit的数据；
所述扰码模块用于对编码后的66bit的数据进行随机化处理；
所述第一Gearbox模块用于对随机化处理后的数据进行66/16bit的位宽转换和跨时钟域处理，并将得到的16bit的并行数据发送到模拟Serdes模块。
在一个具体实施例中，所述PCS接收模块包括：第二Gearbox模块、块同步模块、解扰模块和64/66B解码模块，其中，
所述第二Gearbox模块，用于接收来自所述模拟Serdes模块的16bit的并行数据，并对其进行16/66bit的位宽转换和跨时钟域处理，得到66bit数据；
所述块同步模块，用于对所述66bit数据进行滑窗处理比较同步头进行对齐，找出同步头的位置；
所述解扰模块是扰码模块的逆过程，用于对对齐后的数据进行解扰处理，当数据未对齐时，解扰模块不工作；
所述64/66B解码模块用于从解扰后的数据中通过同步头解出所需要的原始有效数据。
在一个具体实施例中，所述扰码模块通过伪随机序列对编码后的66bit的数据进行扰乱处理。
在一个具体实施例中，所述模拟Serdes模块包括：物理媒介适配层PMA和原始物理编码子层Raw PCS，其中，
所述PMA为模拟电路，包含4个独立的收发通道和1个支持模块；
所述Raw PCS为数字电路，用于在所述装置上电时完成对所述PMA各部分的校准算法，对PMA的自适应模式和策略进行控制，联合测试工作组标准接口JTAG控制，同时实现控制寄存器CR并行接口和JTAG间的寄存器仲裁，通过2选1完成对RAW PCS和PMA的寄存器读写操作。
在一个具体实施例中，所述收发通道用于完成对数据的串行化/解串化处理，并对每个通道进行幅度、速率控制、均衡调制、终端调谐和接收端时钟恢复；
所述支持模块为4个收发通道所共用，提供TX/RX的终端校准、偏置电压和锁相环MPLL发射时钟产生。
在一个具体实施例中，所述Serdes接口模块包括控制字解析模块、寄存器配置模块和上电初始化模块，其中，
所述控制字解析模块用于对接收到的控制字信息进行地址数据解析后得到模拟Serdes模块的配置参数和上电初始化参数；
所述寄存器配置模块用于对模拟serdes模块的工作参数进行配置和时序控制；
所述上电初始化模块用于对模拟serdes模块的上电顺序和复位状态进行操作控制。
在一个具体实施例中，所述扰码模块和解扰模块用于对每66bit数据除同步头外的64bit数据进行扰码和解扰处理。
在一个具体实施例中，所述块同步模块对输入的66bit数据的每相邻2位分别同时进行异或运算，得到66bit的检测结果，若在连续64个数据块的检测结果对应bit位相与后的66位数仍不为0，说明检测到同步头，完成对齐操作，从同步头位置开始每66bit数为一个有效数据块。
在一个具体实施例中，所述第一Gearbox模块通过一个66bit寄存器和一个64bit寄存器来读取异步FIFO中的数据，使用一个宽64bit的滑动窗口将输入的数据依次取出来，用33个64bit寄存器组对输入的数据进行保存，通过2个计数器计数分别控制33个寄存器组的数据输出选择和最终的16bit数据输出。
本发明的有益效果如下：
本发明基于高速Serdes IP核采用数模混合SOC设计方法对高速数据传输方法及装置进行集成化、芯片化设计，在大规模生产应用时具有低成本、高集成度、低功耗、小体积的特点，同时可将其作为第三方IP集成于其他数字芯片中，能够广泛应用于数字阵列雷达、通信系统等领域。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出本发明一个实施例一种用于雷达系统的数据传输装置的组成示意图。
图2示出本发明一个实施例PCS发射模块和PCS接收模块组成图。
图3示出本发明一个实施例扰码模块和解扰模块的原理图。
图4示出本发明一个实施例发射链路第一Gearbox模块结构图。
图5示出本发明一个实施例接收链路第二Gearbox模块结构图。
图6示出本发明一个实施例块同步模块的状态机转移图。
图7示出本发明一个实施例模拟Serdes模块的结构图。
图8示出本发明一个实施例模拟Serders模块的初始化时序图。
具体实施方式
为使本发明的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
本发明公开了一种用于雷达系统的数据传输装置，包括PCS发射模块，PCS接收模块、Serdes接口模块，模拟Serdes模块；PCS发射模块和PCS接收模块采用64/66B编码方式实现对输入数据的编码和直流均衡，块同步对齐，位宽转换，使之适配于模拟Serdes模块所要求的数据接口形式，Serdes接口模块完成对模拟Serdes模块的接口控制使之工作在需要的传输状态和传输速率，Serdes接口模块从接收到的控制字中解析出接口信号相关的配置信息，并将其存在寄存器中，之后根据初始化时序完成对模拟Serdes模块的初始化配置并根据寄存器配置信息对发射时钟进行选择，对接收时钟进行CDR恢复即时钟数据恢复，模拟Serdes模块在参考时钟下，实现对发射接收数据的串行化或解串化，并对信号进行修正后分别通过4对输入或输出差分端口发射出去或进行接收。
在一个具体实施例中，所述模拟Serdes模块所要求的数据接口形式为8,10,16或20bit,根据传输速率和编码方式的不同可进行配置。
所述发射时钟由模拟Serdes模块内的MPLL锁相环经倍频分频后产生，其内部有2个工作在不同频段的MPLL，使用时只可二选一进行使用。
所述参考时钟可由外部时钟提供，也可由片内时钟产生，通过控制字进行配置选择。
本发明的一个具体实施例公开了一种用于雷达系统的数据传输装置，如图1所示，包括：PCS发射模块1、PCS接收模块2、Serdes接口模块3和模拟Serdes模块4，其中，
在所述装置上电后，所述Serdes接口模块接收雷达系统通过SPI接口发送的控制字信息，并对其进行地址数据解析后得到模拟Serdes模块的配置参数和上电初始化参数，并将其存储在寄存器中，按照模拟Serdes模块要求的接口时序完成对其的初始化操作和工作参数配置，使得模拟Serdes模块处于ready状态；
所述控制字通过SPI协议发送给Serdes接口模块，包括地址、数据信息，其地址位为0x40-0x57，共24个地址，每个地址对应一个24bit的寄存器，模块首先接收由光SPI传来的控制字，通过头地址找到Serdes相关的控制字地址段后开始进行控制字解析得到所需的各接口信号参数值。
所述PCS发射模块用于在发射链路接收雷达系统预处理后的32bit数据，将所述32bit数据处理为16bit的并行数据发送到模拟Serdes模块；
所述模拟Serdes模块在发射链路用于对所述16bit的并行数据进行串行化处理，后通过四对串行差分端口输出，通过光纤传输到后端的数字波束合成模块；在接收链路，所述模拟Serdes模块通过四对串行差分端口接收来自光纤的波形数据，并进行解串化处理得到16bit的并行数据并恢复接收时钟，将所述16bit的并行数据发送到PCS接收模块；
所述PCS接收模块在接收链路接收所述16bit并行数据并对其进行解析得到带有同步头信息的66bit有效数据块；
在一个具体实施例中，如图2所示，所述PCS发射模块1包括：64/66B编码模块、扰码模块和第一Gearbox模块，其中，
所述64/66B编码模块用于对雷达系统预处理后的32bit数据进行编码，每两个32bit数据组成一个64bit数据，并在数据头部添加2bit同步头2’b10或2’b01用于对数据内容进行判别，编码为66bit的数据；
所述扰码模块用于对编码后的66bit的数据进行随机化处理，以使得数据具有丰富的跳边沿，直流均衡，满足高速信道对数据的传输要求；
所述第一Gearbox模块用于对随机化处理后的数据进行66/16bit的位宽转换和跨时钟域处理，并将得到的16bit的并行数据发送到模拟Serdes模块。
在一个具体实施例中，如图2所示，所述PCS接收模块2包括：第二Gearbox模块、块同步模块、解扰模块和64/66B解码模块，其中，
所述第二Gearbox模块，用于接收来自所述模拟Serdes模块的16bit的并行数据，并对其进行16/66bit的位宽转换和跨时钟域处理，得到66bit数据；
所述块同步模块，用于对所述66bit数据进行滑窗处理比较同步头进行对齐，找出同步头的位置；
所述解扰模块是扰码模块的逆过程，用于对对齐后的数据进行解扰处理，当数据未对齐时，解扰模块不工作；
所述64/66B解码模块用于从解扰后的数据中通过同步头解出所需要的原始有效数据。
在一个具体实施例中，所述扰码模块通过伪随机序列对编码后的66bit的数据进行扰乱处理。
在一个具体实施例中，所述模拟Serdes模块包括：物理媒介适配层PMA和原始物理编码子层Raw PCS，其中，
所述PMA为模拟电路，包含4个独立的收发通道和1个支持模块；
所述Raw PCS为数字电路，用于在所述装置上电时完成对所述PMA各部分的校准算法，对PMA的自适应模式和策略进行控制，联合测试工作组标准接口JTAG控制，同时实现控制寄存器CR并行接口和JTAG间的寄存器仲裁，通过2选1完成对RAW PCS和PMA的寄存器读写操作。
在一个具体实施例中，所述收发通道用于完成对数据的串行化/解串化处理，并对每个通道进行幅度、速率控制、均衡调制、终端调谐和接收端时钟恢复；
所述支持模块为4个收发通道所共用，提供TX/RX的终端校准、偏置电压和锁相环MPLL发射时钟产生；
在一个具体实施例中，所述Serdes接口模块包括控制字解析模块、寄存器配置模块和上电初始化模块，其中，
所述控制字解析模块用于对接收到的控制字信息进行地址数据解析后得到模拟Serdes模块的配置参数和上电初始化参数；
所述寄存器配置模块用于对模拟serdes模块的工作参数进行配置和时序控制；
所述上电初始化模块用于对模拟serdes模块的上电顺序和复位状态进行操作控制。
在一个具体实施例中，所述扰码模块和解扰模块用于对每66bit数据除同步头外的64bit数据进行扰码和解扰处理。
在一个具体实施例中，所述块同步模块对输入的66bit数据的每相邻2位分别同时进行异或运算，得到66bit的检测结果，若在连续64个数据块的检测结果对应bit位相与后的66位数仍不为0，说明检测到同步头，完成对齐操作，从同步头位置开始每66bit数为一个有效数据块。
在一个具体实施例中，所述第一Gearbox模块通过一个66bit寄存器和一个64bit寄存器来读取异步FIFO中的数据，使用一个宽64bit的滑动窗口将输入的数据依次取出来，用33个64bit寄存器组对输入的数据进行保存，通过2个计数器计数分别控制33个寄存器组的数据输出选择和最终的16bit数据输出。
下面以数字阵列雷达TR组件在16Gbps下的高速数据传输为例对本发明进行更进一步的详细说明。
如图1所示，所述装置包括PCS发射模块1，PCS接收模块2、Serdes接口模块3，模拟Serdes模块4，在所述装置上电后，雷达系统通过SPI接口给Serdes接口模块发送控制字信息，Serdes接口模块接收所述控制字信息后对其进行地址数据解析后得到对模拟Serdes模块的配置参数和上电初始化参数，并按照模拟Serdes模块要求的接口时序完成对其的初始化操作和工作参数配置，之后模拟Serdes模块处于ready状态；
对于发射链路，PCS发射模块1接收回波数字预处理后的数据，进行64/66B编码、扰码、Gearbox处理为16bit的并行数据后传输至模拟Serdes模块，模拟Serdes模块对其进行串行化处理后通过4对串行差分端口输出，通过光纤传输给后端的数字波束合成模块；
对于接收链路，模拟Serdes模块通过4对串行差分端口接收来自光纤的复杂波形数据，经过解串化处理得到16bit的并行数据并恢复出接收时钟，PCS接收模块接收16bit数据后先将其转换为66bit数据然后进行对齐操作，当锁定同步头位置后开始进行解扰码处理，得到最终带有同步头信息的66bit有效数据块，完成对外部复杂波形数据的接收解析。
在一个具体实施例中，如图2所示，PCS发射模块包括64/66B编码模块，将输入的32bit数据进行编码，每2个32bit数据组成1个64bit数据，并通过在头部添加2bit同步头2’b10或2’b01对数据内容进行判别；扰码模块，用于对编解码后66bit的数据进行随机化处理，以使数据具有丰富的跳边沿，直流均衡，满足高速信道对数据的传输要求；第一Gearbox模块，用于对数据进行66/16bit的位宽转换和跨时钟域处理。
PCS接收模块包括第二Gearbox模块，用于对数据进行16/66bit的位宽转换和跨时钟域处理；块同步模块，对66bit数据进行滑窗处理比较同步头进行对齐，找出同步头的位置；解扰模块是扰码模块的逆过程，对对齐后的数据进行解扰处理，当数据未对齐时，解扰模块不工作；64/66B解码模块，从解扰后的数据中通过同步头解出所需要的原始有效数据。
在一个具体实施例中，如图3所示，扰码模块通过伪随机序列对输入的传送码流即编码后的66bit的数据进行扰乱处理，由64个串行移位寄存器和两个加法器构成，对应的特征多项式为1+X39+X58，通过推导第N+64时刻各寄存器状态与第N时刻寄存器状态及输入的64bit数的逻辑关系直接得到第N+64和第N时刻的寄存器关系，实现并行扰码处理，这样只需经过1个时钟周期就可将64bit并行数据扰码后输出，为了在接收时进行同步，每66bit块中只对64bit数据进行扰码处理，2bit同步头保持不变，解扰是扰码的逆过程，在此不再赘述。
在一个具体实施例中，如图4所示，所述第一Gearbox模块在扰码完成后进行数据位宽的转换和跨时钟域数据传输，通过一个66bit寄存器和一个64bit寄存器来读取异步FIFO中的数据，这样两个寄存器包含了连续的130个数据，此时用一个宽64的滑动窗口将数据依次取出来；通过第一计数器的值控制第一数据选择器的输出和读使能信号，由于输入数据位宽大于输出数据位宽，因此当第一计数器值为32时，读使能无效，延迟一拍接收输入数据，否则会漏掉一个数；第二计数器对重组后的64bit进行16bit选择，同时和第一计数器共同控制FIFO存储单元的读写操作。
在一个具体实施例中，如图5所示，第二Gearbox模块与发射端相反，将输入的16bit数据通过移位寄存器转换为64bit数据后再通过2个64bit寄存器和64bit的滑动窗口将其变为66bit，当第一计数器的值为33时，此时滑动窗口中的数是错误的，应使写使能无效，要等第二个64bit数到来后才能将组成的66bit数写入FIFO。
在一个具体实施例中，如图6所示，块同步模块在0状态进行复位，之后进入1状态，所有计数器清零，判断锁定态指示信号lock值，若为0，表示未锁定，在数据有效到来后进入2状态，3状态开始同步头寻找，连续计数64个有效数据周期，得到异或运算和位与后的结果，当计数满64后，进入4状态，对对齐位置和锁定信号进行判断后返回1状态开始下一轮的同步操作。若1状态时数据已锁定，则进入5状态开始复检，对对齐后的66bit数据块的高2位进行异或检测并对检测结果计数，若连续64个有效数据块中无效同步头的个数小于16，则lock仍为1，返回1状态，继续复检，否则失锁，lock＝0，返回1状态，开始重新进入2状态寻找同步头。
Lock为块同步模块中的锁定同步头、对齐操作完成的标志信号。
在一个具体实施例中，如图7所示，模拟Serdes模块由物理媒介适配层PMA和原始物理编码子层Raw PCS两大部分构成，其中，
PMA是模拟电路，以硬核形式存在，包含4个独立的收发通道和1个支持模块，收发通道完成对信号的串行化/解串化处理，同时对每个通道进行幅度、速率控制，均衡调制、终端调谐及接收端时钟恢复等；
支持模块为4个收发通道所共用，提供TX/RX的终端校准、偏置电压、锁相环MPLL发射时钟产生等；
Raw PCS为数字电路，是以Verilog RTL寄存器转换级电路形式存在的软核，其作用是在上电时完成对PMA各部分的校准算法，对PMA的自适应模式和策略进行控制，JTAG控制，同时实现CR并行接口和JTAG间的寄存器仲裁，通过2选1完成对RAW PCS和PMA的寄存器读写操作。
如图8所示，模拟Serdes模块在上电后首先全局复位信号Phy_reset拉高进行一次全局复位，复位时间应大于25us，完成全局复位后发射通道复位信号tx_reset和接收通道复位信号rx_reset拉高对发射通道和接收通道进行复位操作。复位完成后参考时钟使能信号ref_clk_en拉高，此时参考时钟ref_clk输出为有效时钟；当参考时钟有效输出后，应使MPLL锁相环、tx发射通道、rx接收通道的相关配置参数信号MPLL/tx/rx configuration处于稳定值，这时就可以对模拟Serdes模块进行配置操作，首先tx发射通道和rx接收通道的配置请求信号tx_req和rx_req分别拉高发起第一次配置请求，此时应使上电状态tx_pstate和rx_pstate处于P2态，即关闭MPLL态，参考时钟使能信号ref_clk_en仍处于打开状态，在等待请求响应信号ack拉高后tx_req和rx_req拉低，此时MPLL、发射通道、接收通道均已配置完成，当配置完成确认信号tx_ack和rx_ack拉低后改变上电状态信号P2为P0，P0态让模拟Serdes模块处于全工作状态，MPLL打开，tx_req和rx_req发起第二次配置请求，待tx_ack和rx_ack拉高后tx_req和rx_req变低，模拟Serdes模块准备好信号phy_ready拉高，表明此时配置完成，模拟Serdes模块已按配置好的数据率准备发射和接收数据。
所述P2、P0和P1表示串行/解串器serdes不同的上电状态，全开启或部分电路开启状态。
显然，本发明的上述实施例仅仅是为清楚地说明本发明所作的举例，而并非是对本发明的实施方式的限定，对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动，这里无法对所有的实施方式予以穷举，凡是属于本发明的技术方案所引伸出的显而易见的变化或变动仍处于本发明的保护范围之列。
Claims (10)
1.一种用于雷达系统的数据传输装置，其特征在于，包括：PCS发射模块、PCS接收模块、Serdes接口模块和模拟Serdes模块，其中，
所述PCS发射模块用于在发射链路接收雷达系统预处理后的32bit数据，将所述32bit数据处理为16bit的并行数据发送到模拟Serdes模块；
所述模拟Serdes模块在发射链路用于对所述16bit的并行数据进行串行化处理，后通过四对串行差分端口输出，通过光纤传输到后端的数字波束合成模块；在接收链路，所述模拟Serdes模块通过四对串行差分端口接收来自光纤的波形数据，并进行解串化处理得到16bit的并行数据并通过CDR技术恢复接收时钟，将所述16bit的并行数据发送到PCS接收模块；
所述PCS接收模块在接收链路接收所述16bit并行数据并对其进行解析得到带有同步头信息的66bit有效数据块；
所述Serdes接口模块接收雷达系统通过SPI接口发送的控制字信息，并对其进行地址数据解析后得到模拟Serdes模块的配置参数和上电初始化参数，并将其存储在寄存器中，按照模拟Serdes模块要求的接口时序完成对其的初始化操作和工作参数配置，使得模拟Serdes模块处于ready状态。
2.根据权利要求1所述的装置，其特征在于，所述PCS发射模块包括：64/66B编码模块、扰码模块和第一Gearbox模块，其中，
所述64/66B编码模块用于对雷达系统预处理后的32bit数据进行编码，每两个32bit数据组成一个64bit数据，并在数据头部添加2bit同步头，编码为66bit的数据；
所述扰码模块用于对编码后的66bit的数据进行随机化处理；
所述第一Gearbox模块用于对随机化处理后的数据进行66/16bit的位宽转换和跨时钟域处理，并将得到的16bit的并行数据发送到模拟Serdes模块。
3.根据权利要求2所述的装置，其特征在于，所述PCS接收模块包括：第二Gearbox模块、块同步模块、解扰模块和64/66B解码模块，其中，
所述第二Gearbox模块，用于接收来自所述模拟Serdes模块的16bit的并行数据，并对其进行16/66bit的位宽转换和跨时钟域处理，得到66bit数据；
所述块同步模块，用于对所述66bit数据进行滑窗处理比较同步头进行对齐，找出同步头的位置；
所述解扰模块是扰码模块的逆过程，用于对对齐后的数据进行解扰处理，当数据未对齐时，解扰模块不工作；
所述64/66B解码模块用于从解扰后的数据中通过同步头解出所需要的原始有效数据。
4.根据权利要求2所述的装置，其特征在于，所述扰码模块通过伪随机序列对编码后的66bit的数据进行扰乱处理。
5.根据权利要求1所述的装置，其特征在于，所述模拟Serdes模块包括：物理媒介适配层PMA和原始物理编码子层Raw PCS，其中，
所述PMA为模拟电路，包含4个独立的收发通道和1个支持模块；
所述Raw PCS为数字电路，用于在所述装置上电时完成对所述PMA各部分的校准算法，对PMA的自适应模式和策略进行控制，联合测试工作组标准接口JTAG控制，同时实现控制寄存器CR并行接口和JTAG间的寄存器仲裁，通过2选1完成对RAW PCS和PMA的寄存器读写操作。
6.根据权利要求5所述的装置，其特征在于，所述收发通道用于完成对数据的串行化/解串化处理，并对每个通道进行幅度、速率控制、均衡调制、终端调谐和接收端时钟恢复；
所述支持模块为4个收发通道所共用，提供TX/RX的终端校准、偏置电压和MPLL发射时钟产生。
7.根据权利要求1所述的装置，其特征在于，所述Serdes接口模块包括控制字解析模块、寄存器配置模块和上电初始化模块，其中，
所述控制字解析模块用于对接收到的控制字信息进行地址数据解析后得到模拟Serdes模块的配置参数和上电初始化参数；
所述寄存器配置模块用于对模拟serdes模块的工作参数进行配置和时序控制；
所述上电初始化模块用于对模拟serdes模块的上电顺序和复位状态进行操作控制。
8.根据权利要求3所述的装置，其特征在于，所述扰码模块和解扰模块用于对每66bit数据除同步头外的64bit数据进行扰码和解扰处理。
9.根据权利要求3所述的装置，其特征在于，所述块同步模块对输入的66bit数据的每相邻2位分别同时进行异或运算，得到66bit的检测结果，若在连续64个数据块的检测结果对应bit位相与后的66位数仍不为0，说明检测到同步头，完成对齐操作，从同步头位置开始每66bit数为一个有效数据块。
10.根据权利要求2所述的装置，其特征在于，所述第一Gearbox模块通过一个66bit寄存器和一个64bit寄存器来读取异步FIFO中的数据，使用一个宽64bit的滑动窗口将输入的数据依次取出来，用33个64bit寄存器组对输入的数据进行保存，通过2个计数器计数分别控制33个寄存器组的数据输出选择和最终的16bit数据输出。
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