JPS61146041A - データコード間でデータ流れを変換するための変換システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １１些１１ 本発明は、一般に伝送のために通信データ流れをエンコ
ードして直列化するためと受信された通信データ流れを
ローカルエリアネットワークにおける使用に適するよう
に並列変換してデコーディングする。ためのコード変換
システム構造に関し、特にローカルエリアネットワーク
システム通信ノードの対応する主な機能を実行するため
に必要とされるエンコーディングとデコーディングを含
む必要なデータ変換を与えるコード変換回路システム構
造に関する。

１里！］ＩＬ ローカルエリアネットワークによって例示される内部コ
ンピュータ通信分野は、より大きな情報処理の分野にお
ける急速に発展しつつある技術領域である。ローカルエ
リアネットワークは通常は、数メートルから２キロメー
トルまでの範囲の小さな距離で隔てられた２つまたはそ
れ以上のコンピュータの相互接続を与える。

しかし、ローカルエリアネットワークは通信リンクとし
て働く以上のことを行ない得る。それらは、他のすべて
が利用し得る各構成員のリソースを形成するように働く
ことができる。たとえば、リングまたは直線状のネット
ワークにおいて、共通ネットワーク媒体はそのネットワ
ークに参加するすべてのコンピュータ間で共用される。

その媒体自体は、しばしば同軸ケーブルまたは均等物以
外の何物でもない。各コンピュータは、通信ノードを介
してネットワークとインターフェイスする。

各コンピュータはネットワーク上の任意の他のものと識
別し得るように異なっているが、通信ノードはその関連
するコンピュータからの生のデータをしばしばデータパ
ケットと呼ばれる標準化されたフォーマットに処理する
ように働き、そしてそれを共用媒体で伝送する。また、
データパケットは通信ノードによって受取られて、生の
データを再生するようにそのパケットを処理した接に、
その関ｉするコンピュータに与えられる。したがりて、
リソースの共同動作と共用がローカルエリアネットワー
クの特徴である。

ローカルエリアネットワークに課される機能的要件は非
常に多く、ネットワークの実施に伴なう特定の状況に依
存して、しばしばトレードオフを必要とする。しかし、
いくつかの基本的な要件は比較的ユニバーサルである。

多くのコンピュータがネットワークに参加し得るが、一
時にはただ１つのコンピュータのみがそのネットワーク
で１つまたはそれ以上の受信するコンピュータに情報を
有効に伝送し得る。すなわち、全体として、ネットワー
クの速度または伝送のバンド幅は可能な限り大きい必要
がある。

高速度とともに、ネットワーク自体が信頼し得るもので
なければならない。すなわち、第１に、ネットワークが
コンピュータ間でロスまたは歪なしにデータの転送を確
実に行なわなければならない。第２に、ネットワークは
、システムの通信ノード内の共用されたりンース自体と
しての任意のコンポーネントの不調が全体としてそのネ
ットワークの動作に最小のまたは検知し得ない影響を与
えるべきという点において、信頼し得るものでなければ
ならない。

さらに、実際問題として、各通信ノードを形成するコン
ポーネントシステムとネットワーク媒体を含むネットワ
ークシステムのコストは可能な限り低くなければならず
、かつローカルエリアネットワークシステムの必要な速
度と信頼性を持たねばならない。

したがって、本発明の目的は、前述の必要なすべての性
能を有する内部コンピュータネットワーク通信システム
を実現することである。

これは、本発明において、第１と第２のデータコード間
でデータ流れを変換するためのコード変換システムを与
えることによって達成され、そのデータ流れはデータ欠
陥状態を生じやすく、その変換システムはその欠陥状態
を検知するための手段を含み、かつそのデータのコード
変換された流れにおける欠陥状態の発生を反映するよう
に第１と第２のコード間でデータ流れをコード変換する
ための手段を含んでいる。

本発明のもう１つの目的はネットワークノードのコンポ
ーネントを与えることによって達成され、コンポーネン
トはノードから第１と第２のデータ流れを受取ってノー
ドに第３と第４のデータ流れを与え、そのコンポーネン
トは第３と第４のデータを与えるように第１と第２のデ
ータを選択的に経路指定する手段と、第３と第４のデー
タ流れを与えるときに第１と第２のデータ流れの経路指
定を選択することによってコンポーネントの診断テスト
を可能にする経路指定手段を制御する手段を含む。

すなわち、本発明の長所は、ループバックとバイパスの
データ流れ経路指定の付与によって遠隔柔軟］ンボーネ
ント診断能力を与えるために必要な設備を直接実現する
ことである。本発明のもう１つの長所は、並行データパ
ケットが受取られるときにそのパケットヘッダ内のバケ
、ット並行または衝突状態を検知してエンコードするこ
とによって、データパケットの最適の保存を得ることで
ある。

本発明のさらにもう１つの長所は、それが非同期弾性バ
ッファとその一体的なオーバフロー／アンダー７０−状
態検知能力を最適に利用することである。

本発明のさらにもう１つの長所は、そのコンポーネント
システム構造の柔軟性を高めるとともに他のシステムコ
ンポーネントに必要とされる物理的な相互接続を減少さ
せる欠陥検知報告機構を用いることである。

本発明のさらにもう１つの長所は、コンポーネントシス
テム構造が種々の応用のために高い麿合の柔軟性を維持
するとともに、密なシステムノード集積を可能にするこ
とである。

本発明のさらにもう１つの長所は、高速ローカルエリア
ネットワークの実施において必要とされるネットワーク
の基本的な手順を自動的に実行するように適用し得るこ
とである。

衷　　ｏ”υ１ ■、システムの概覧 第１図は、ホストコンピュータシステム１６を物理的ネ
ットワーク媒体３４．３６と相互接続するために、ロー
カルエリアネットワークノード１０を利用する典型的な
方法を図解している。通常は、ノード１０はノードコン
トローラ１４．エンコーダ／デコーダまたはＥＮＤＥＣ
ｌ　２．およびインターフェイスユニット１８を一体的
なシステムコンポーネントとして含む。ホストコンピュ
ータ１６は、通常は両方向データバス２８によってノー
ド１０のノードコントローラ１４と通信する。

次に、ノードコントローラ１４は、それぞれデータバス
２４．２６によってデータをＥＮＤＥＣｌ２へかつそこ
から転送する。さらに、ノードコントローラ１４は、制
御バス２２によってＥＮＤＥＣｌ２のステータスを制御
して決定する。システムクロックφｓｙｓは、システム
コンポーネントが適切に同期されることを確実にするた
めに、クロックライン２０によってＥＮＤＥＣＩ　２に
与えられる。

ＥＮＤＥＣｌ　２は、ノードコントローラ１４によって
ちえられる生のトランスミッタデータを直列データバス
３０によってインターフェイスシステムコンポーネント
１８に伝送し、続いてネットワーク媒体３４上に伝送す
るように働（。ＥＮＤＥＣｌ　２はざらに、インターフ
ェイスシステムコンポーネント１８と直列データバス３
２を介してネットワーク媒体３６から受取られたデータ
を再生するように働く。この受信されＩζデータは次に
リターンデータバス２６によってノードコントローラ１
４に転送される。

インターフェイスシステムコンポーネント１８は、ノー
ド１０とネットワーク媒体３４．３６間の物理的相互接
続を与えるように働く。すなわち、インターフェイス１
８は、たとえば単に同軸の“Ｔ”コネクタであり得る。

しかし、ネットワーク媒体３４．３６の性質に依存して
、そのインターフェイスはざらに複雑な機能を実行し得
る。媒体３４．３６が光フアイバ通信ケーブルの場合、
インターフェイス１８は好ましくは光電トランスミッタ
とレシーバをも含む。

Ｒ後に、ネットワーク媒体３４．３６自身は単に受動的
な単一の高速直列データバスであって、ノード１０の各
々を物理的に相互接続する。したがって、ネットワーク
の形態すなわちリング、冗長ループ、または直線状の形
態は、物理的ネットワーク媒体によって最近接関係にお
いてどのようにノードが相互接続されるかによって決定
される。

■、ネットワークプロトコル 多数の幾分異なったネットワークプロトコルまたは動作
の系統的な手順が存在し、それはネットワークの全体的
な動作を制御するように実現され得る。ネットワークの
組立における設計の選択は、″実施のためにこれらのプ
ロトコルの１つを選択することである。１つの例示的な
プロトコルであって本発明を利用するネットワークにお
いて好まし〈実施されるものはトークンパッシングのリ
ング形態のネットワークプロトコルであり、ノード間の
通信はデータパケットによる。このプロトコルの一般的
な説明と議論およびその動作の原理は、他の従来のプロ
トコルとともに３．’Ｊｏｓ旧達による“光波データに
関する限界を押し上げるローカルネットワークのための
新しい標準”、１肚り−Ｃｏｍ５ｕｎｉｃａｔｉｏｎｓ
　　、　　　　６　月　、　　１９８４．　　ｐｐ、　
　１　２３−１３８を参照することによって得られる。

簡単に言えば、典型的なプロトコルは全ネットワークに
対する各ノードの順序だったアクセスを求める。ネット
ワークをアクセスする権利を有するノードすなわち現在
の゛トークン”保持者は、ネットワーク通信シーケンス
を開始することができ、多数のデータパケットが１また
はイれ以上の他のネットワークノードと交換される。通
信シーケンスの結果、“トークン”はネットワークの次
に続くノードにわたされる。そして、もう１つの通信シ
ーケンスがそのパトークン”保持者によって開始され得
る。

通常、データパケット自体はネットワークを通る通信デ
ータ流れの一部にすぎない。以下に詳細に述べられるよ
うに、各パケットはヘッダ部分。

データボディ部分、およびトレーラ部分を含む。

それらのパケットはデータ流れ内においてフィラーフー
ドによって互いに区分けされ得る。そのフィラーコード
はデータパケットが転送されていなくてもネットワーク
のラインステートを反映することによってすべてのノー
ド閤のステータス通信を維持するように働く。１つのノ
ードによって実行される最も基本的なまたはベーシック
なプロトコルの機能は、ネットワークの現在のラインス
テートをＩｇ！識することを含むとともにそのラインス
テートに関するリクエストを主張することを含む。

ｍ、　　ＮＤＥＣコンポーネントシステム１、構造とデ
ータ流れ機構 本発明は、ローカルエリアネットワークノードにおいて
ＥＮＤＥＣＩ　２のすべての必要な機能を実行する能力
を十分に有するエンコーダ／デコーダコンポーネントシ
ステムを提供する。したがって、第２図は本発明による
ＥＮＤＥＣｌ　２の好ましい実施例のブロック図を示す
。

ＥＮＤＥＣｌ　２は、２つの主要なサブセクション１２
ｒ、１２□を含む。第１のものは、マルチプレクサ４６
．レジスタ６０とエンコーダ６２゜選択器６４．直列シ
フトレジスタ６６、非ゼロ復帰“１″反転（ＮＲＺ　Ｉ
）　コ＞ｔ＜−１６８，Ｊ５Ｊ：びＡＮＤゲート４２を
含むトランスミッタサブセクション１２ｙである。レシ
ーバサブセクション１２ｉ＋は、マルチプレクサ４０．
バッファ５０゜デコーダ５２．マルチプレクサ４４．お
よびレジスタ４８を含む。これら２つのサブセクション
は、コマンド管理（ｃＭＴ）ユニット５６とクロックユ
ニット５４によって統合してｉｌＪ　ＩＩＩされる。

より詳しくは、ＥＮＤＥＣｌ　２は、それぞれトランス
ミッタ入力ライン２４Ａ、２４ａによって、２つの個別
の並列データ流れＴＡ、Ｔａを受取ることができる。ノ
ードコントローラ１４によって与えられるこの並列デー
タは、好ましくは単一データバイト、高次と低次のニブ
ル制御ｌｌ／データビット、およびパリティビットを含
む。マルチプレクサ４６はそのＡと８の入力に２つのト
ランスミッタ並列データ流れを受取り、さらにバス７４
を介して、レシーバサブセクションによって与えられる
マルチプレクサ４６０入力において、等価にフォーマッ
ト化されて受信されたデータワード流れを受取る。３つ
の入力並列データ流れの１つの選択は、ＣＭＴ５６によ
って制御ライン８２上に与えられる制御信号に応答して
行なわれる。選択されたデータは並列データバス８４を
介してマルチプレクサ４６によってレジスタ６０に転送
され、そこでそれはクロックユニット５４によってライ
ン８６上に与えられるクロック信号に応答してラッチさ
れる。すなわち、各並列データワードはエンコーディン
グのためのエンコーダ回路６２にレジスタ６０を介して
シーケンシャルに与えられる。

本発明の好ましい実施例によれば、エンコーダ６２は４
Ｂ１５８工ンコーデイング機構を実現し、データバイト
の各高次と低次のニブルは２つの５ビツトコードシンボ
ルを与えるためにそれぞれの制御／データビットと組合
わされてエンコードされる。人工は、各エンコードされ
ていないデータニブルとともに、その好ましい対応する
エンコードされたビットグループとコードシンボル割当
を説明している。好ましくは、各データパケットヘッダ
は、スタート区切り文字としてＪＫコードシンボルペア
を含み、データコードシンボルのデータボディがそれに
続き、さらにターミネータコードシンボルで始まるトレ
ーラが続き、ざらにオプショナルな続く制御シンボルを
含む。データパケット間のデータ流れのフィラ一部分自
体は単にラインステートシンボルのシーケンスであって
、それはネットワーク媒体の現在のステータスを適切に
表示する。

（以下余白。次頁に続く） また、各データバイトをエンコードするプロセスにおい
て、エンコーダ６２は１つのパリティビットを再発生し
、それは次に元の並列データワードが与えられたパリテ
ィビットと比較され、少なくともノードコントローラ１
４からＥＮＤＥＣ１２への並列ワードの転送においてエ
ラーが起こったか否かを判断する。もしエラーが存在す
れば、パリティエラーが制御パスライン２２４を介して
ノードコントローラ１４に報告し戻される。

エンコードされたデータはエンコードデータワードパス
８８を介して選択器回路６４に送られ、そこでそれはさ
らに並列バス９２を介して直列シフトレジスタ６６に送
られる。以下に詳細に述べられるように、ＧＭＴユニッ
ト５６は、続く伝送のためのラインステートと起り得る
エラーコードのシンボルを選択器６４が発生して選択す
るように選択器制御ライン９０を介して指図し得る。い
ずれの場合にも、直列シフトレジスタ６６によって受取
られるコードシンボルは、クロックライン９４を介して
クロックユニット５４によって与えられるトランスミッ
タクロック信号ＣＴｘに応答して並直列変換される。直
列シフトレジスタ６６によって与えられる直列化された
データは、さらに従来の非ゼロ復帰“１”反転（ＮＲＺ
Ｉ＞コンバータ６８によって対応する好ましい直列フォ
ーマットに変換される。結果として生じるＮＲＺ　１デ
ータは、次に直列データライン９６を介してＡＮＤゲー
ト４２に与えられる。直列データ流れは好ましくはさら
にＡＮＤゲート４２によって従来の微分信号に変換され
て、伝送のためにインターフェイスシステムコンポーネ
ント１８への直列データラインベア３０上に与えられる
。

ＥＮＤＥＣＩ　２のレシーバサブセクション１２、は、
微分信号直列データラインベア３２を介してインターフ
ェイスシステムコンポーネント１８からと、ライン９６
を介してトランスミッタサブセクション１２ｒから選択
的に直列データ流れを受取る。マルチプレクサ４０は、
好ましくはインターフェイス１８から受取られた入力直
列データ流れを標準的な非微分信号に変換するために従
来の微分信号レシーバを含んでいる。接続制御パスライ
ン２２１を介してノードコントローラ１４によって直接
制御されるマルチプレクサ４０は、その２つの利用可能
な入力データ流れ間で選択し、選択されて受信された直
列データ流れを直列データライン７０によってバッファ
５０へ与える。

バッファ５０は、好ましくは弾性バッファとして一般的
に知られているタイプのものである。そのようなバッフ
ァは通常はバッファメモリを含み、そこに含まれている
データの非同期浸出と書込を与える。すなわち、データ
がバッファ内に書込まれて受取られそして続いて読出さ
れる速度における変動が許容され得る。

また、バッファ５０は、好ましくはデータと、受信され
たＮＲＺ　Ｉデータ流れから受取られたデータクロック
信号ＣＲｘとを個別に再構成するために、フェーズロッ
クループとデータセパレータの回路を含む。受信された
データクロック信号ＯＲ×は現在受信されているデータ
を伝送しているノード１０のトランスミッタクロック信
号に対応し、バッファ５０のバッフ７メモリ内への受信
されたデータの書込を同期させるために用いられる。

また、バッファ５０はライン８０を介してクロックユニ
ット５４からトランスミッタクロック信号ＣＴｘを受取
り、バッファ５０からのデータの読出をＥＮＤＥＣｌ　
２のレシーバサブセクションの残りと同期させる。

受信されたデータがバッファ５０から読出されるとき、
それは直列データライン７２を介してデコードユニット
５２に与えられる。さらに詳しく以下で議論されるよう
に、この直列データは現在のラインステートをモニタす
るためにＣＭＴユニット５６へも送られる。バッファ５
０から読出されたデータと同期したデコードユニット５
２は直列データ流れから並列エンコードデータワードを
再構成する。次に、デコードユニット５２は続いてそれ
らのデータの各々をデコードし、デコードされた１１ビ
ット幅の並列データワードの流れを並列受信データバス
７４上に与える。

並列デコードデータ流れは、次に１つの入力としてマル
チプレクサ４４に与えられる。マルチプレクサ４４への
２つの付加的な並列データワード入力が、それぞれ２つ
のトランスミツタライン２４Ａ、２４ａから得られる。

マルチプレクサ４４は、その３つの入力間で選択するた
めに、ＣＭＴユニットによって制御される。選択された
受信データワード流れは並列データバス４６を介してマ
ルチプレクサ４４によってレジスタ４８に与えられ、そ
こでそれは並列受信データバス２６を介し゛　　てノー
ドコントローラ１４に転送される前にバッファされる。

ＥＮＤＥＣｌ　２のＣＭＴユニット５６自体は、ＣＭＴ
ＩＮライン２３０．バイパス／ループ制御ライン２２１
．およびトランスミッタＡ／Ｂソース選択ライン２２７
を介してノードコントローラ１４によって直接制御され
る。ＣＭＴＩＮ制御ライン２２．はＣＭＴユニット５６
がＥＮＤＥＣｌ２の選択器６４を操作すべきことをノー
ドコントローラ１４がそのＣＭＴユニット５６に示すこ
とを可能にし、たとえば同等、マスク、または従属のユ
ニットとしてノード１０を確立するために特定の基本的
なローカルエリアネットワークプロトコルを実行する。

ＣＭＴユニット５６によって認識されるネットワークの
ラインステートとともに、ＧＭＴユニット５６のステー
タスはＣＭＴＯＵＴライン２２□を介してノードコント
ローラ１４に報告し戻される。ＣＭＴＩＮｔＪＪｍライ
ン２２．はまた、ノードコントローラ１４が機能的にＣ
ＭＴユニット５６を不能化させることを可能にし、基本
的なプロトコルはいずれも実行されない。好ましい基本
的なプロトコルの性質と目的は、ＣＭＴユニット５６の
働きとともに以下に詳細に述べられる。

バイパス／ルーフ１１１１１ライン２２ｓ、トランスミ
ッタＡ／Ｂソース選択ライン２２７．およびコネクタｉ
ｌｌ　ＩＩＩライン２２．は、ノードコントローラ１４
がＥＮＤＥＣｌ　２の送信と受信のサブセクション１２
Ｔ、１２Ｒの両方を通るデータ流れ経路を選択すること
を可能にする。重要なことに、これによってノードコン
トローラ１４がノード１０内の高い度合の自己診断能力
を実現するためにＥＮＤＥＣＩ　２を通るデータ経路を
構成し得る。すなわち、ノードコントローラ１４はＥＮ
ＤＥＣｌ２の大部分をバイパスすることができ、それは
マルチプレクサ４４とレジスタ４８を介してトランスミ
ッタ入力ライン２４Ａ、２４ａのいずれかからのトラン
スミッタ並列データ流れを直接ノードコントローラ１４
に戻す経路指定することによって行なわれ、それによっ
て、ノードコントローラ１４とＥＮＤＥＣｌ　２間の並
列データ経路の直接テストを可能にする。また、ＥＮＤ
ＥＣＩ　２のほぼすべての内部回路はノードコントロー
ラ１４によってテストすることができ、それは直列デー
タライン９６を介してマルチプレクサ４０に至りそして
ＥＮＤＥＣｌ　２のほぼ全体の受信サブセクションに戻
るループバック経路を適当に選択することによってなさ
れる。

さらに、ノードコントローラ１４は、ローカルエリアネ
ットワークのもう１つのノードがＥＮＤＥＣｌ２とネッ
トワークの介在するすべてのコンポーネントの動作を評
価することを可能にするように選び得る。すなわち、ノ
ードコントローラ１４はバイパス／ループバック制御ラ
イン２２．を介してマルチプレクサ４６を構成するよう
に選択することができ、デコードユニット５２からのデ
コードされた受信並列データがマルチプレクサ４６によ
って送られるように選択し、その並列データはエンコー
ドされて直列化され、そして続いてネットワーク媒体上
に再伝送される。こうして、ネットワークの大部分を評
価することができ、たとえばそのネットワークの対応す
る部分にデータが通されるときにそのデータの劣化に寄
与するそれらのエレメントを判断する。

２、バッファとデコード部分の詳細 ここで第３図を参照して、バッファ５０とデコードユニ
ット５２の好ましい実施例が示されている。本発明の好
ましい実施例によれば、マルチプレクサ４０によってラ
イン７０上に与えられる直列受信データ流れは非ゼロ復
帰“１′′反転エンコードデータを含む非微分直列信号
である。すなわち、直列データ流れから与えられたデー
タを再生するために、従来のデータセパレータ１００と
レシーバフェーズロックループ１０２が採用されている
。基準周波数φＲＥｒはクロックユニット５４のフェー
ズロックループ１０４によって与えられる。このｐｌ！
準周波周波数づいて、データレバレータ１００と受信フ
ェーズロックループ１０２はそれぞれライン１３２と１
３６上に受信データクロック信号ＣＲｘとエンコード直
列データ流れを個別にロックして生じる。

全体として上述されたように、データパケットを含むデ
ータ流れは、システムクロックφｓｙｓ信号から直接ド
ライブされる送信クロック信号ＣＴ×から、少量である
が意味を有する量だけ異なる速度でＥＮＤＥＣｌ　２に
よって受信され得る。

本発明において、直列データ流れバッファリングと再同
期化の機能は、２連ボ一ト非同期または弾孜ツフ７の使
用によって得られる。好ましくは、弾性のバッファは個
別の書込と読出のカウンタ／ポインタ１０８，１１２を
備えたバッフ７アレイ１１０内のリニアメモリアレイを
含む。バッファアレイ１１０のリニアメモリアレイへの
データの非同期読出と書込は、リニアメモリアレイの次
の使用可能なメモリセルをシーケンシャルに指し示すた
めにＣＲｘ信号と同期した書込カウンタ／ポインタ１０
８を用いることによって達成される。

これによって、直列データビットはそれらが受信される
速度でバッファアレイに書込まれ得る。読出カウンタ／
ポインタ１１２はまた、バッファされた直列データビッ
トのＣＴｘ信号同期読出を可能にするためにリニアメモ
リアレイのメモリセルをシーケンシャルに指し示す。す
なわち、バッファ５０からの直列データの読出はデコー
ドユニット５２とノードコントローラ１４の動作に関し
て同期している。

バッファアレイ１１０のリニアメモリアレイの艮ざは、
書込ポインタ１０２と読出ポインタ１１２のカウンタが
バッファアレイの最後のメモリセルを指し示した後にそ
れぞれクロックされるときにそれらのカウンタがゼロに
リセットされるようにすることによって事実上無限に形
成される。しかし、バッフ７アレイ１１０からおよびそ
こへのデータの読出と書込の速度に大きすぎる差異が存
在すれば、オーバフロー／アンダーフロー状態が生じる
。すなわち、書込ポインタ１０２と読出ポインタ１１２
は実質的にバッファアレイ１１０の同じメモリセルを指
し示し、データの完全性を落す結果となる。オーパフＯ
−／アンダーフロー状態の差迫った発生を検知する特に
好ましい方法が以下に述べられるが、弾性バッファ１０
８，１１０．１１２がこの状態を検知してデコーダ５２
へのライン１５０上に適当なオーバフロー／アンダーフ
ロー（Ｏｖ　Ｕｄ　）信号を与えれば本発明の目的のた
めに十分である。

バッファアレイ１１０によってＥＮＤＥＣトランスミッ
タクロック信号ＣＴｘに同期された直列データ流れは、
ライン７２によってデコーダユニット５２へ与えられる
。好ましくは、デコーダユニット５２は、コンパレータ
１１４．直並列シフトレジスタ１１６．レシーバ制御ユ
ニット１１８゜レジスタ１２０．および最後にデコーダ
１２２を含む。さらに詳細には、データパケットを含む
直列データ流れは、ライン８０上に与えられるトランス
ミッタクロック信＠ＣＴＸパルスに応答して、バッフ７
アレイ１１０からシフトレジスタ１１６内に直列にクロ
ックされる。データ流れのエンコードされたデータワー
ドが本発明の好ましい実施例に従って１０ビット長さで
あるとき、シフトレジスタ１１６はそれに対応して１０
ビット幅である。コンパレータ１１４は、それへの１つ
の入力として、トランスミッタクロック信号ＣＴｘの各
サイクルの間に直列データライン７２上に存在する単一
のデータビットを有する。また、シフトレジスタ１１６
内に同時に存在する９つの低次のビットが、部分的並列
シフトレジスタ出力コンパレータ入力バス１５２によっ
てコンパレータ１１４に与えられる。すなわち、コンパ
レータ１１４は各トランスミッタクロックサイクルすな
わち等価なワードがシフトレジスタ１１６内に十分にシ
フトされるのに先立つ１クロツクサイクルの間に完全な
１０ビット幅データワードをサンプルする。

すなわち、コンパレータ１１４は、好ましくはそれに与
えられたエンコード可能データワードをスタート区切り
文字ＪＫコードシンボルペアに等価なコードと比較する
。コンパレータ１１４によるＪ　Ｋシンボルコードペア
の検知は重要であり、それはシフトレジスタ１１６内に
適切に整列された既知のデータワードの差迫った存在を
信号で知らせる。ＪＫコードシンボルベアを検知して、
コンパレータ１１４はライン１５４を介してレシーバ１
ＩｌｒＩＪユニツト１１８に検知信号を与える。

レシーバ制御ユニット１１８自体は好ましくはビットカ
ウンタを含んでおり、そのカウンタの容量はエンコード
されたデータワードのビット長さに対応し、ライン８０
上に与えられるトランスミッタクロック信号ＣＴｘの各
サイクルに応答してカウントする。コンパレータ１１４
からのＪＫ検知信号の受取によって、受信制御ユニット
１１８はそのビットカウンタを再び初期設定して、次の
トランスミッタクロックサイクルの間にライン１６０を
介してレジスタ１２０にラッチ能動化信号を送る。これ
は、並列データバス１５８によって与えられるように、
シフトレジスタ１１６内に存在する適切に整列された完
全な１０ビット幅データワードをレジスタ１２０内にラ
ッチする必要な効果を有している。続く直列データワー
ドは、レシーバ制御ユニット１１８によって先のＪＫコ
ードシンボルデータワードと整列して区切られる。

すなわち、受信制御ユニット１１８のビットカウンタは
、各データワードがシフトレジスタ１１６内に直列にシ
フトされて先行するＪＫコードシンボルベアと整列する
ときに、その完全な容量カウントにサイクルする。次に
、ビットカウンタは好ましくは自己リセットし、そして
受信制御ユニット１１８がライン１６０上にそのラッチ
能動化信号を生じるようにする。すなわち、直列データ
流れは続いてエンコードされた並列データワードに区切
られて、さらに続いてレジスタ１２０とデコーダ１２２
へ送られる。

ローカルエリアネットワークに特有のエラー状態は、デ
ータパケットが互いに並行するようなネットワーク上に
それらが伝送されるときに生じる。

この状態は一般に衝突状態として言及される。本発明に
よれば、ＪＫコードシンボルペア検知信号がコンパレー
タ１１４から受信されたが受信制御ユニット１１８のビ
ットカウンタがまだその容置カウントにないときは、起
こり得る衝突状態がレシーバ制御ユニット１１８によっ
て検知される。

これは、コードユニット５２を介して前に処理された最
後のＪＫコードシンボルベアとそのとき検知されたＪＫ
コードシンボルペアが整列していないことを示す。それ
に応答して、受信ＩＩＩ制御ユニット１１８はライン１
５６によってレジスタ１２０へ衝突状態検知信号を送り
、データワードの区分をそのとき検知されたＪＫコード
シンボルベアに整列するように調節するためにそのビッ
トカウンタを再び初期設定し、モしてＪＫコードシンボ
ルベアとともにレジスタ１２０内の個別のビットとして
衝突状態をラッチするようにレジスタ１２０を能動化す
る。ライン１５０上に与えられるオーバフロー／アンダ
ーフロー（Ｏｖ　Ｕｄ　）信号のステートも、レジスタ
１２０内のもう１つの並列なビットとしてそのレジスタ
内にラッチされる。

レジスタ１２０は、コード、データ、またはラインステ
ートのシンボルのそのラッチされたデータワードを並列
データワードバス１５８′によってデコーダ１２２へ与
える。同様に、オーバフロー／アンダーフローと衝突状
態のエラービットはそれぞれビットライン１５０−．１
５６−を介してデコーダ１２２に送られる。

次に、デコーダ１２２は、好ましくは人工に従ってその
入力をデコードする。すなわち、エンコードされたデー
タワードの高次と低次の５つのビットは、それぞれそれ
らのエンコードされていないバイナリニブルにデコード
されて、並列データバスコロ０上に与えられる。それぞ
れそれらのデコードされた制御／データのインジケータ
は、それぞれそれらの高次と低次の制御／データビット
ライン１６４．１６６上に与えられる。ｊｌ後に、デコ
ーダ１２２はさらに、デコードされたデータバイトの値
に対応するパリティビットを生じ、それをパリティビッ
トライン１６２上に与える。したがって、必要な並列デ
ータ流れがデコーダ１２２によって再構成されて並列受
信データバス７４上に与えられ、そして前述されたよう
に第２図に示されたマルチプレクサ４４へ与えられる。

さらに、デコーダ１２２は、究極的にオーバフロー／ア
ンダーフローと衝突の両方のエラー状態の発生の直接的
な表示をノードコントローラ１４に与えるように都合良
く働く。すなわち、エラーデータビットがエラービット
ライン１５０′、１６０−上に与えられるときに、デコ
ーダ１２２は並列データバス１５８−上に与えられるエ
ンコードされたデータワードの通常のデコーディングを
変える。具体的には、オーバフロー／アンダー７０−エ
ラービットが存在するとき、デコーダ１２２はエンコー
ドされたデータワードのデコーディングを実質的に放棄
する。その代わりに、デコーダ１２２は物理的無効エラ
ーシンボルのベアをデコードして、対応する並列デコー
ドデータワードを並列データバス７４上に与える。すな
わち、デコーダ１２２はどちらも１に等しい制御１１１
／データビツトを高次と底部のニブル“Ｆ”、ｌ”　’
　ｈｅｘに与え、すなわち現在のデータパケット内のデ
ータの完全性が危くされ、結局ノードコントローラ１４
によって放棄されるべきことを示す。

同様に、衝突状態ビットがエラービットライン１５６′
上に与えられるとき、デコーダ１２２はエンコードされ
たＪＫコードシンボルベアのデコーディングを変える。

ＪＫコードシンボルペアをどちらも１に等しい制御／デ
ータビットを有するバイナリ高次と低次のニブル“Ｃ″
と３゛°にデコーディングする代わりに、デコーダ１２
２は好ましくは衝突ＪＫまたはＪの物理的無効状態をど
ちらも１に等しい制御／データビットを有する高次と低
次のニブル゛Ｅ”と“３″ｈｅｘとしてデコードする。

したがって、デコードされたデータワードは究極的にノ
ードコントローラ１４に特定の情報を与え、その情報は
衝突状態が起こって新しいデータパケットが今受信され
ているということである。これは重要であって、それに
よってノードコントローラは重複したすなわち不完全な
データパケットを効果的に放棄することができるととも
に、新しいエラーのないデータパケットがＥＮＤＥＣＩ
　２から転送されていることを適切に知らされる。さら
に重要なことに、衝突状態を等価なデコードされたＪＫ
コードシンボルペアに効果的にエンコードすることは、
ＥＮＤＥＣｌ　２とノードコントローラ１４の間の付加
的な物理的相互制御ラインを不必要にし、すなわち機能
または柔軟性のロスなしに２つのシステムコンポーネン
ト間の物理的インターフェイスを簡略化する。

２、ａ、好ましい弾性バッファ設計 上記のように、従来の弾性バッファは、書込ポインタ１
０８．バッフ７アレイ１１０．および読出ポインタ１１
２のｍ能を実行するように利用され得る。しかし、弾性
バッフ７１０８，１１０゜１１２の好ましい設計は第４
図ないし第７図において詳細に示されている。具体的に
は、バッフ７アレイ１１０の主要なエレメントは第４図
に示されている。バッフ７アレイ１１０のセルアレイ２
００は好ましくは個別にアドレス可能なセルユニット２
００ｏのりニアアレイであって、例示的な１つが第５図
に示されている。セルアレイ２００は、バッファアレイ
１１０と関係づけられて第６図および第７図に示された
制御回路によって可能にされるように非同期的に読出と
書込されることを除ければ、先入れ先出しくＦ　Ｉ　Ｆ
Ｏ）メモリに類似している。

本発明の好ましい実施例のために、セルアレイ２００は
データパケット全体を累積的にバッファするために十分
な最小長さを有し、そのパケットは同時にセルアレイ２
００へ書込まれかつそこから読出され、それは直列デー
タ流れの受信と送信のクロック速度ＣＲＸ　、ＣＴＸ間
で受入れ得る最大の不一致を許容する。すなわち、９．
０００のコードシンボル（または４５．０００長さの直
列ビット）、±０．００５％に特定された許容値を有す
る１２５ＭＨｚのトランスミッタクロツタ信号（ｃＴｘ
　）の基本周波数、そして０．０１％の最大のＣＴＸか
らＣＲｘの周波数変動からなる例示的なデータパケット
に関して、セルアレイ２００は最小で±４．５直列デー
タビットの弾性を与えなければならない。具体的には、
データのオーバフロー／アンダー７０−のエラー状態を
起こす可能性なしにデータパケット全体をバッファする
ことを可能にするために最小の１０のセルユニット２０
０ｏを有する弾性バッファセルアレイ２００と言゛い換
えることができる。しかし、以下で明らかにされる理由
のために、セルアレイ２００の好ましいセルユニット長
さは１６である。

動作において、第３図の書込ポインタ１０８は、第７図
のｉｌＪ御回路によって制御ライン１４６上に与えられ
るＩ　Ｎ　Ｉ　ＴＷｐ信号によって初期設定される。そ
の結果、書込ポインタ１０８のバイナリカウンタがリセ
ットされる。直列データがＤＩエラン１３６でバッファ
アレイ１１０によって受信されるとき、書込ポインタ１
０８のバイナリカウンタはポインタライン１４４を介し
てバッファアレイ１１０に与えられる書込ポインタカウ
ントをシーケンシャルにインクリメントする。すなわち
、書込ポインタ１０８のカウントはうイン１４２上に与
えられる受信クロック信号ＣＲｘの各サイクルでインク
リメントされ、そしてＤＩエラン１３６でバッフ７アレ
イ１１０に与えられる直列データと同期する。

再び第４図を参照して、書込ポインタカウントは、書込
カウントライン１４４を介して書込セルユニット選択器
２０４に与えられる。好ましくは、この選択器２０４は
それぞれのセルユニット２００ｏに接続された１６の出
力ライン２１８の各々を有するバイナリの４対１６のラ
インデコーダである。第５図に示されているように、こ
れらのライン２１８ｏの各々は、データロード能動化信
号を与えるために、それぞれのヒルユニット２００゜内
のメモリセル２４０に接続されている。Ｄｒライン１３
６からの直列データは好ましくはＣＲｘり０ツクライン
１３２からクロックされたＤフリップフロップによって
バッファされ、そしてそれぞれのセルユニット２００ｏ
の各メモリセル２４０へＤＩＸライン２１６によって共
通に与えられる。すなわち、セルユニット２００．がぞ
れらのロード選択ライン２１８ｏ上の適当な信号によっ
て選択されるとき、対応するメモリセル２４０はＤ［Ｘ
ライン２１６上に存在する直列データビットをライン１
３２上に与えられる受信クロック信号ＣＲｘと同期して
メモリセル２４０内にロードする。すなわち、メモリセ
ル２４０ｏ内にストアされた信号データビットは、それ
ぞれの出カラインＤＯｘｎ２２４ｎ上で利用可能にされ
る。

再び第３図を考慮して、バッフ７アレイ１１０と読出ポ
インタ１１２は、セルアレイ２００からデータを読出す
ために同時に働り、Ｖ１出ポインタ１１２のバイナリカ
ウンタは、第７図の制御回路によって制御ライン１４０
上に与えられるＩＮＩ丁Ｒｐ信号に応答して、少なくと
も初期にリセットされる。続いて、バイナリカウントは
りＯツクライン８０上に与えられるトランスミッタクロ
ック信号ＣＴＸに応答してインクリメントする。再び第
４図を参照して、バイナリ読出ポインタカウントが読出
カウントライン１４２によってバッフ７アレイ１１０に
与えられる。具体的には、読出カウントは読出セルユニ
ット選択器に与えられ、それは好ましくは従来の１６＝
１のマルチプレクサ回路を含む。メモリセル２４Ｏｎか
らのそれぞれのｏｏｘｎライン２２４ｎは、読出選択器
２１０へのそれぞれのデータ入力として与えられる。

すなわち、１つのメモリセル２４０のデータは読出ポイ
ンタカウントに応答して選択され、そしてデータアウト
（Ｄｏ）ライン７２に転送される。

２、ｂ、オーバフロー／アンダー７０−検知再び第５図
を参照して、バッファアレイ１１０の動作中におけるオ
ーバフロー／アンダー７０−状態の検知は、各それぞれ
のセルユニット２００゜内に設けられたフラグセル２４
２の使用によって達成される。メモリセル２４０と同様
に、フラグセル２４２は情報の単一ビットをストアする
ことができる。しかし、ストアされた特定の情報は、読
出または書込の動作がそれぞれのメモリセル２４０に関
して実行された最後のそのような動作であったか否かに
関係する。

或るユニットセル２００．に関して、書込選択回路２０
４によるメモリセル２４０の選択は、対応するロード信
丹ライン２１８ｎ上にロード信号を与える。このロード
信号はフラグセル２４２のデータセット入力へも与えら
れる。すなわち、メモリセル２４０がライン１３２上の
受信クロック信＠ＣＲＸの伝送によってＤｌｘライン２
１６からのデータで書込まれるとき、フラグセル２４２
が同時にセットされる。出力ライン２６４上の７ラグセ
ル２４２の出力はフラグセル２４２のデータ入力にフィ
ードバックされ、そして受信クロック信号ＣＲＸの続く
伝送によってフラグセル内にストアされた情報の現在の
ステートを維持する。

書込オーバフロー状態は、対応するフラグセル２４２が
既にセットされているときにセルユニット２００ｏのメ
モリセル２４０が書込まれるときに生じる。これらの状
態の組合わせはＡＮＤ回路２４８によって検知され、そ
れはライン２１８゜上に与えられるロード信号が出力ラ
イン２６４上に与えられるフラグセル２４２の出力を入
力としてとることによってなされる。結果として生じる
信号はＡＮＤ２４８の出力ライン２６８によってＯＲゲ
ート２５２に与えられ、そして即座にセルユニット２０
０．のオーバフロー／アンダーフロー　（０／ＬＪｎ）
ライン２２６ｎに与えられる。第４図に示されているよ
うに、セルユニット２００゜によってそれぞれのライン
２２６上に与えられるＯ／Ｕｎ信号はＯＲゲート２１２
によって一緒にＯＲされる。すなわち、もしセルユニッ
ト２００ｏの任意の１つが書込セルアレイオーバフロー
状態を検知すれば、対応するオーバフロー／アンダー７
０−状態信号（０／Ｕ）がセルアレイオーバフロー／ア
ンダーフローライン３５２上に与えられよう。次に、こ
の信号は第７図の制御回路に与えられ、それは究極的に
オーバフロー／アンダー７０−状態検知（Ｏｖ　Ｌｌｄ
　）信号がバッファアレイ１１０によって発生されるか
否かを決定する。

読出アンダーフロー状態は同様に検知される。

まず第４図を参照して、ライン１４２上に与えられる読
出ポインタカウントは、読出セルユニット選択器２１０
に加えて、読出＋選択器２０６と読出−選択器２０８に
与えられる。読出＋選択器２０６と読出−選択器２０８
は好ましくはどちらも４対１６のラインデコーダ回路を
も含む。

しかし、３つの読出選択器は、或る読出ポインタカウン
トに関して選択器２０６，２０８．２１０がセルアレイ
２００の３つの連続的なセルユニット２００ｏを選択す
る点において区別される。

具体的には、読出−選択器２０８はその出力ライン２２
２ｏによってセルユニット２００ｏを選択し、それは読
出ポインタカウントの次のインクリメントのときに読出
選択器２１０によって選択されよう。読出＋選択器２０
６は、同様に直列出力ライン２２０の１つによって、直
前の読出ポインタカウントに応答して読出選択器２１０
によって選択されたセルユニット２００ｏを選択する。

再び第５図を参照して、Ｒ−０選択ライン２２２１１上
の信号によるセルユニット２００ｏの選択は、読出選択
器２１０によって選択されて現在読出されている１つに
先立ってセルユニット２００゜のフラグセル２４２のス
テータスを効果的にテストする。すなわち、他の出力と
して出力ライン２６４を介するフラグセル２４２の出力
を有するＡＮＤゲート２５０へのＲ−、選択信号の付与
は、ライン２７０とＯＲゲート２５２を介してヒルユニ
ット２００ｏのオーバフロー／アンダーフロー（０／Ｕ
、）ライン２２６ｏにフラグセル２４２の補完された現
在のステータスを転送することとなる。もしフラグセル
２４２の出力がセットされて書込動作がその関連するメ
モリセル２４０上で最後に実行されたことを示せば、セ
ルユニットオーパフｏＱ７アンダーフロー（０／Ｕｏ”
）信号は０　／　ｕ　ｎライン２２６ｏ上に与えられな
い。しかし、もしフラグセル２４２の出力がリセットさ
れれば、ＡＮＤゲート２５０とＯＲゲート２５２はセル
ユニットオーバフロー／アンダー７０−信号をライン２
２６ｏ上に与え、そして究極的にセルアレイオーパフＯ
−／アンダーフＯ−ライン３５２上に与えるように働く
。したがって、次に読出されるべきセルユニット２００
ｏのフラグセル２４２のステータスであって、それはオ
ーバフロー／アンダーフローの状態が存在すると考えら
れるか否かを決定する。

これに対して、読出＋選択器２０６は最後に読出された
セルユニット２００ｏのフラグセル２４２のステータス
を調節する。ライン２２０ｏ上に与えられる読出＋選択
器２０６からのＲ＋ｎ選択信号はＯＲゲート２４６によ
りてライン２６２上にゲートされ、そして次のセルユニ
ット２００゜のメモリセル２４０が読出されるときにフ
ラグセル２４２のステータスリセット入力に与えられる
。

したがって、リニアアレイ２００内の次のセルユニット
２００６上の読出動作の完了に先立ってセルユニット２
００．に向けられる書込動作は、オーバフロー／アンダ
ーフロー状態の有効な検知となろう。すなわち、本発明
の好ましい実施例によれば、読出と書込の動作がセルア
レイ２００の隣接するセルユニット２００．上にほぼ同
時に起こるときに、Ａ−パフロー／アンダーフロー状態
が起こることが規定されている。

したがって、セルアレイ２００内のセルユニットの最小
数は、前に必要であると判断された数より２だけ増大さ
れねばならない。好ましい実施例の場合に関する上記の
例において、その最小数は１２となる。しかし、４ピツ
トの書込と読出のポインタカウントの使用を考慮して構
成の簡略のために、セルユニット２００．の好ましい数
は１６である。

上述の好ましいオーバフロー／アンダーフロー検知機構
のｉ！！！な長所は、それが準安定の論理ステート状態
を除くことである。すなわち、従来の弾性バッファにお
いては、オーバフロー／アンダーフロー状態は同じセル
ユニットが読出と書込の両方のためにアドレスされるま
で検知され得ない。

しかし、すべての電子回路における信号に関連する有限
な伝送と定着の時間が存在する。すべての適切な信号が
伝送されて定着されるまで、影響される論理ゲートの組
合わせ出力はその回路の入力状態を適切に反映し得ない
。弾性バッファのｖ１能に圓して、準安定ステートは、
オーバフロー／アンダーフロー状態を検知し損うかまた
は不適切な検知を招くとともに、正しくないデータの読
出と書込の結果となり得る。この準安定ステートの問題
は本発明の好ましい実°施例を用いることによって完全
に除去され、それはオーバフロー／アンダー７０−状態
の実際の発生に先立ってその検知を規定することによっ
てなされる。

２、Ｃ０弾性バッフ７制御回路 準安定ステートは、論理回路が非同期イベント入力を取
扱わなければならないときに関係するものである。第７
図に示された制御回路は、セルアレイ２００の初期設定
を起こす通常の動作条件とロードコントローラ１４によ
るライン２２．上へのリセット信号の付与とともに、第
４図のライン３５２上に与えられるセルアレイのオーバ
フロー１、／アンダー７０−信号の非同期した発生を取
扱わなければならない。したがって、第６図に示された
同期回路は、準安定ステートの伝送とその結果中じる不
適切な回路動作を防ぐために、第７図の制御回路におい
て利用される。第６図の同期回路３００はＡ入力ライン
３１０上に与えられる入力信号をラッチするためにＯＲ
ゲート３０２とＡＮＤゲート３０４を用いる。入力信号
が入力ライン３１０上に与えられておらずかつＡＮＤゲ
ート３０４の出力をＯＲゲート３０２の入力に接続する
フィードバックライン３１４上に論理ゼロが存在する初
期ステートを考えれば、０Ｒ−ＡＮＤ３０２．３０４相
互接続ライン３１６上に論理ゼロが存在し、ＯＲとＡＮ
Ｄのゲート３０２．３０４に関して安定論理状態になる
。拡張りＯツク信号ＣＸ２４は、２つのシリーズに接続
されたＤフリップ７０ツブ３０６．３０８へのりＯツク
入力としてライン１３３上に与えられる。本発明の目的
のために、この拡張クロック信号ＣＸ２４は好ましくは
３倍長い期間を有するが、それが引出されるりＯツク信
＠ＣＫｘ　、ＣＲｘと同期している。ＡＮＤゲート３０
４の出力は入力としてＤフリップフロップ３０６に与え
られ、次にそれは第２のＤフリップ７０ツブ３０８の入
力へのライン３１８上にその出力を与える。少なくとも
初期において、２つのフリップフロップ３０６．３０８
のデータ内容は論理ゼロであって、それは補数出力の第
２のＤフリップフロップ３０８からＡＮＤゲート３０４
の入力へライン３２０上に論理１信号をフィードバック
する結果となる。

ライン３１０上の入力信号の論理ゼロから論理１への遷
移は、少なくともライン３２０でＡＮＤゲート３０４に
与えられたフィードバック信号の論理ステートが変えら
れるまで、ＯＲゲート３０２とＡＮＤゲート３０４の間
における論理１のラッチングの結果となる。しかし、Ａ
ＮＤゲート３０４の出力は、次の遅延クロック信号Ｃ×
２４の開始まで第１のＤフリップフロップ３０６内にク
ロックされない。すなわち、同期ｖ１１３００のライン
３１０上の入力信号は、ＡＮＤゲート３０４の出力にお
ける準安定ステートの完全な減衰またはセツティングを
可能にするためにかなりの時間窓が与えられる。したが
って、同期装Ｗ３００は、０Ｒ−ＡＮＤラッチ３０２．
３０４の伝送と定着の遅延とともに受信と送信のクロッ
クＣＲｘ、ＣＴ×間のあり得る位相差と、先行する論理
段階による遅延とにかかわらずライン３１０上の入力信
号が定着することを可能にし、したがってライン１３３
上の拡張クロック信号ＣＸ２４がＤフリップフロップ３
０６の入力に存在するデータ内にクロックするときにＡ
ＮＤゲート３０４の出力に準安定状態が存在することは
全くありそうにない。

ざらに、フリップ７０ツブ３０６の出力は定着するため
に拡張クロック信号Ｃ×２４の十分な期間が許され、同
期回路３００の出力へ準安定ステートを伝送する可能性
を排除する。直後に続く拡張クロックサイクルにおいて
、Ｄフリップフロップ３０６のデータ出力は第２のＤフ
リップフロップ３０８内にゲートされ、その出力ライン
３１２上で利用可能にされる。同時に、ライン３２０上
に与えられる相補的な出力信号は０Ｒ−ＡＮＤラッチ回
路３０２．３０４をリセットする。したがって、１つの
トランスミツタクロツクサ°イクルよりわずかに大きな
遅延を導入し、同期回路３００はその入力と出力間にお
いて準安定ステートの伝送を有効に阻止する。

ここで第７図を考慮して、図示された制御回路は、読出
と１込のポインタ１０８．１１２の初期設定、セルアレ
イ２００のフラグセル２４２のリセット、、）ｊよびデ
ータパケットがバッファアレイ１１０を介して輸送中の
ときにのみライン１５０上に与えられるオーパフ０−／
アンダーフロー状態検知信号が発せられることを確実に
することを含む種々の機能を実行する。

第７図の制御回路のサブ回路３４０は、セルアレイ２０
０のメモリセル２４０のデータステータスに依存してラ
イン１５０上のオーバフロー／アンダー７０−信号の発
生を制御する。２つの特定のステータス状態は重要なも
のである。その第１のものは、セルアレイ２００のメモ
リセル２４０のすべてが本発明の好ましい実施例におい
てネットワーク媒体からの４以上のアイドルラインステ
ートシンボルのストリングの受信に対応する論理１を含
む場合である。第２のステータス状態は、セルアレイ２
００のメモリセル２４０のすべてが好ましい実施例にお
いてネットワーク媒体からの４以上の静止ラインステー
トシンボルの受信に対応して論理ゼロを含む場合である
。アイドルと静止のラインステートシンボルは人工に定
義されており、それらの利用は以下で詳細に述べられる
。

サブ回路３４０は、セルアレイ２００のすべてのメモリ
セル２４０からのデータをそれぞれのデータ出力ライン
２２４上で受取る。これらのデータアウト信号とそれら
の補数はＯＲ回路３４２によって用いられ、データ出力
ライン２２４のすべてが論理１であるときにライン３４
６上に弾性バッファアイドル（Ｅ８１ＤＬＥ＞信号を生
じ、すべてのデータ出ｈライン２２４が論理ゼロである
ときに弾性バッファ静止（ＥＢＱＵ　ＩＥＴ）信号をラ
イン３４８上に生じる。これら２つの信号の反転とライ
ン３５２上のセルアレイオーバフロー／アンダーフロー
（０／Ｕ）信号はＡＮＤ回路３４４によって組合わされ
て、ライン３５０上の出力信号はセルアレイ２００のメ
モリセル２４０内に存在するデータがアイドルまたは静
止のラインステートのいずれかの代表でないときに論理
１であって、オーバフロー／アンダー７０−状態が任意
のセルユニット２００ｎ内に検知される。ライン３５０
上の信号は同期回路３００１に通されて、最終的にトラ
ンスミッタクロック信＠ＣＴＸに関して同期されたオー
バフロー／アンダーフロ−０ｖＵｄ信号をライン１５０
上に与える。

サブ回路３５４は、ＤＩライン１３６上に新しいデータ
パケットが直列に受信されるときに書込ポインタ１０８
とセルアレイ２００を初期設定し、初期設定の間にセル
ユニット２００ｎのオーバフロー／アンダーフローの状
態検知能力を一時的に不能化し、そしてノードコントロ
ーラ１４からのリセット信号または適当なオーバフロー
／アンダーフロー（Ｏｖ　Ｕｄ　）状態の発生を受信し
たときにバッファ動作を効果的に終了させる。具体的に
は、ＡＮＤゲート３７２はＤＩライン１３６上に存在す
る現在の直列データビットの補数、ＤＩｘライン２１６
−上の最後に受取られた前のデータビット、およびサブ
回路３４０のライン３４６がらのＥＢＩＤＬＥ信号を入
力として受取る。そして、ＡＮＤゲート３７２は、新し
いデータパケットがＤＩライン１３６上にあるときに直
列データ流れ内の第１の論理ゼロを感知することによっ
て、新しいデータパケットの受信が行なわれているが否
かを判断する。すなわち、ＡＮＤゲート３７２は、Ｊス
タート区切り文字シンボルの第３の直列ビット位置内に
適切に存在する論理ゼロのデータビットの検知に基づい
て、ライン３５６上に新しいパケットスタート信号を与
える。ライン３５６上の新しいデータパケットスタート
信号は、サブ回路３９０と４００からの通常低レベルの
出力信号とともに、ＯＲゲート３７４に与えられる。Ｏ
Ｒゲート３７４の真の出力は、ライン１４６上に初期設
定信号ＩＮＩＴＷｐ、ＩＮＩＴＥＢを与える。この信号
は、第５図に示されているように、ＯＲゲート２４６を
介してセルアレイ２００の７ラグセル２４２のすべてを
リセットするためと書込ポインタ１０８のカウンタをリ
セットするために用いられる。新しいデータパケットス
タート信号はＯＲゲート３７４の反転出力によってライ
ン３６２でＯＲゲート３８０にも与えられ、そこでそれ
は０Ｒ−ＡＮＤラッチ回路３７６．３８２を効果的にリ
セットして不能化弾性バッファＲ−（ＤＩＳＥＢＲ−）
信号をライン２１４上に与える。第４図に示されている
ように、Ｄ）ＳＥＢＲ−信号はＲ＋とＲ−選択器回路２
０６．２０８を不能化するために与えられ、そして少な
くともバッファアレイ１１０の初期設定が完了するまで
、セルアレイ２００の７ラグセル２４２のステータスの
リセットと感知を防ぐ。初期設定の完了は、ライン１４
０上の読出ポインタ初期設定信号ＩＮＩ　ＴＲｐをＯＲ
ゲート３７６に引続いて与えることによって示される。

リセットされた０Ｒ−ＡＮＤラッチ回路３７６．３８２
のリセットによって、ライン２１５上のフィードバック
信号は論理ゼロである。すなわち、ライン１４０上のＩ
ＮＩＴＲｐ信号は０Ｒ−ＡＮＤラッチ回路３７６．３８
２をリセットし、そしてライン２１４からＤＩＳＥＢＲ
−信号を効果的に除去する。

サブ回路３９０は、遅延リセット信号をサブ回路３５４
のＯＲゲート３７４に与えるために設けられている。こ
の遅延リセット信号は、ノードコントローラ１４によっ
て与えられるライン２２゜上のリセット信号Ｒ３に応答
して発生される。Ｄフリップフロップ３９２は、ライン
１３２でそれに与えられるレシーバクロック信号に応答
して、リセットライン２２ｓのステートにおいてクロッ
クする。Ｄフリップ７０ツブ３９２の反転された出力は
ライン４０２でＯＲゲート３９４に与えられ、それはう
イン２２．上のリセット信号のステートを他の入力とし
て有し、そしてリセット信号が放棄される後までライン
３５８を介するリセット信号の付与を遅延させる。遅延
されたリセット信号は、次に現在のレシーバクロック期
間の残りの部分の間に、ＯＲゲート３９４によってサブ
回路３５４のＯＲゲート３７４に与えられる。リセット
信号はうイン２２．によってサブ回路３５４のＯＲゲー
ト３８０へ付加的な入力として与えられるので、ライン
２１４上のＤＩＳＥＢＲ−信号はうイン２２．上のリセ
ット信号に直接応答して主張される。しかし、ノードコ
ントローラ１４によるリセット信号の非同期的取消にか
かわらず、現在のレシーバクロックサイクルの結論まで
、リセットの付与はサブ回路３９０の動作によって有効
に維持される。

サブ回路４００は、セルアレイ２００のセルユニット２
００ｏの任意のものによって非同期的に検知されるオー
バフロー／アンダー７０−状態に応答して、サブ回路３
５４のライン２１４上にＤＩＳＥＢＲ−信号を究極的に
生じるために設けられている。Ｏ／Ｕ信号は同期回路３
００２に与えられるようにライン３５２上に存在し得る
ときにライン３５２上に与えられ、その同期回路におい
てその信号はＣＲＸ２４クロック信号に関して同期され
る。同期回路３００２の出力は、次にＤフリップフロッ
プ３９８とＡＮＤゲート３９６の両方にライン４０４で
入力として与えられる。Ｄフリップ７Ｄツブ３９８は、
その反転された出力をライン４０６によってＡＮＤゲー
ト３９６へ第２の入力として与える。すなわち、ライン
３５２上のＯ／Ｕ信号の非同期の発生は、ライン８０で
Ｄフリップフロップ３９８に与えられるレシーバクロッ
ク信号ＣＲｘに関して同期される。同期されたとき、オ
ーバフロー、／アンダー７０−検知信号はＯＲゲート３
７４へその入力ライン３６０を介して与えられる。

最後に、サブ回路４１０は、バッファアレイ１１０にお
いて望まれる弾性を与えるために必要な最小数の直列デ
ータビットの書込を書込ポインタ１０８が指示するため
に十分な期間だけ読出ポインタ１１２の初期設定を遅延
させるように働く。

すなわち、新しいデータパケットの最初の検知に応答し
て起こるライン１４６上のＩＮＩＴＥＢ信号は同期回路
３００□に与えられ、そこでそれは少なくとも拡張トラ
ンスミッタクロック信号ＣＴＸ２４と同期させられる。

同期回路３００．の出力はさらにサブ回路４００のそれ
ぞれのコンポ−ネントと同様なりフリップ７０ツブ４１
″８．とＡＮＤゲート４１４によってトランスミッタク
ロック信号ＣＴｘと同期させられる。結果として生じる
信号は、ＡＮＤゲート４１４によってその出力ライン４
２６で、３つの直列に接続されたＤフリップ７０ツブ４
１６，４１８．４２０に与えられる。

Ｒ後のＤフリップフロップ４２０の出力は、次に読出ポ
インタ初期設定信号ＩＮＩＴＲｆｌを、ライン１４０で
第３図に示された読出ポインタ１１２のカウンタに与え
る。同期回路３００．とＤフリップフロップ４１２，４
１６．４１８．４２０は、書込ポインタ１０８と読出ポ
インタ１１２の初期設定の圀に６つのトランスミッタク
ロック信号期間のトータル遅延を与えるために結合する
。すなわち、バッファアレイ１１０の必要な弾性はサブ
回路４１０の動作によって得られる。

サブ回路４１０の付随的な機能はセットリセットフリッ
プフロツブ４２２によって実行される。

このフリップ７０ツブ４２２はライン１５０上のバッフ
ァアレイＯｖ　Ｕｄ倍信号応答してセットされ、ライン
１４０上のＩＮＩＴＲｐ信号に応答してリセットされる
。フリツプフロツプ４２２の出力はライン２２８でデー
タステート強制（ＦＲＣＥ）を第４図の読出選択器回路
２１０に与える。

このＦＲＣＥ信号の目的は、バッフ１アレイのオーバフ
ロー／アンダーフロー状態の検知に続いてライン１４０
上の［ＮＩＴＲｐ信号の発生によって知らされるバッフ
７アレイ１１０の初期設定の完了までの時間期間だけ、
読出選択器２１０を不能化することである。したがって
、オーバフロー／アンダーフロー状態の後であるがバッ
ファアレイ１１０の完全な初期設定の前にＤｏライン７
２上に与えられる直列データは、アイドルラインステー
ト状態に対応する論理１に強制されよう。

第７図に示された制御回路の重要な波形タミング関係は
第８図に図解されている。図示されているように、トラ
ンスミッタクロックサイクル下。

−７２の間のセルアレイＯ／ＬＪ信号の発生は、トラン
スミッタクロック信号ＣＴＸ２４と同期したサイクルＴ
、の闇におけるバッファアレイ０ｖＵｄの発生の結果と
なる。また、ＤＩＳＥＢＲ−とＩＮ　ＩＴＥＢ／ＩＮ　
ＩＴＷｐもこのときに主張されよう。具体的には、ＩＮ
ＩＴＥ８信号に応答して、ＩＮｔＴＲｐ信号は６クロツ
ク期間の後にトランスミッタクロック信号ＣＴｘに同期
したクロック期間Ｔ９において主張される。次に、トラ
ンスミッタ信号ＣＴｘと同期したＯｖ　Ｕｄによってク
ロック期１！ＩＩＴ、において同期されたＦＲＣＥ信号
は、ＩＮＩＴＲｐ信号に応答してサイクルＴ。

。の始めにおいてリセットされる。

３、クロックユニットの詳細 第３図に示されているように、クロックユニット５４は
従来の設計のものでよい。しかし、好ましくはそのクロ
ックユニット５４は、クロックフェーズロックループ回
路１０４とクロックカウンタ回路１０６を含む。クロッ
クフェーズロックループ回路１０４はライン１２０から
システムクロック信号φｉＹｆを受取り、クリスタル１
０３の共鳴周波数に直接依存してライン１０７上にロー
カルクロック信ＭＴＣＬＫを同期して生ずる。好ましく
は、システムクロック信号φｓｙｊは１２゜５ＭＨｚで
あるが、ローカルクロック信号ＴＣＬＫは１２５ＭＨ２
に同期する。クロック回路１０６はローカルクロック信
号ＴＣＬＫのバッファリングを与え、次にその出力ライ
ン８０上にトランスミッタクロック信号ＣＴｘを与える
。さらに、りＯツク回路１０６は、その第２の出力ライ
ン１３４上に拡張トランスミッタクロック信号ＣＴｘ２
４を与える。好ましくは、トランスミッタクロック信号
ＣＴｘと同期したこの拡張トランスミッタクロツタ信号
ＣＴＸ２４は約２４ナノ秒までの期間を有している。ト
ランスミッタクロック信号期間の約２倍から４倍の拡張
クロック期間が受入可能であるが、２４ナノ秒の拡張期
間または３つのＣＴｘ期間は、容易に得られる拡張であ
って、準安定ステートの付与においてかなりのマージン
を有する同期回路３００を与えることが好ましい。

４、ＥＮＤＥＣコマンド管理ユニットの詳細第２図を参
照して、コマンド管理ユニット（ｃＭＴ）５６は好まし
くは複雑でないまたは従来のステートマシンであって、
それはライン７２によって与えられる直列データ、制御
ライン２２３上に与えられるＣＭＴＩＮ信号、および制
御ライン２２、上に与えられるバイパス／ループバック
制御信号に応答する。これらの入力に応答して、０Ｍ丁
ユニット５６は、ライン８２上のマルチプレクサｉ、ｌ
Ｊ御信号、ＣＭＴＯｔＪＴライン２２２上のステータス
出力信号、および選択器６４への制御ライン９０上の選
択器制御信号を与える。これらの後者の制御信号は、デ
ータバス８８上に与えられる名目上の並列データと、静
止、アイドル、および停止のような特定の制御シンボル
との間の選択を与える。

本発明の好ましい実施例における０Ｍ丁ユニット５６は
、第９図に示されているようなステートマシンのステー
トダイヤグラムを実行する。０Ｍ丁ユニット５６は、好
ましいローカルエリアネットワークプロトコルの或る基
本的なプロトコルの読出によって多数の個別のステート
を介してＥＮＤＥＣＩ　２をサイクルプるように用いら
れる。ＥＮＤＥＣｌ　２の初期設定に基づいて、０Ｍ丁
ユニット５６は第９図に示されているようにゼロまたは
聴取ステートにある。上２のように、ノードコントロー
ラ１４は、ネットワーク上の他のノードに関して同等、
マスク、または従属のユニットとしてローカルエリアネ
ットワーク上でアクティブになるために、基本的なプロ
トコルを実行するように０Ｍ丁ユニット５６に指図する
ことができる。

すなわち、０Ｍ丁ユニット５６はＣＭＴＴＮライン２２
．を介してノードコントローラ１４からその初期ステー
ト変更リクエストを受取る。たとえばＥＮＤＥＣｌ　２
が同等ユニットとして働くノードコントローラ１４のス
テート変更リクエストに応答して、０Ｍ丁ユニット５６
はそれ自身をネットワーク上に確立するために基本プロ
トコルを実行し始める。これに応答して、ＥＮＤＥＣ’
ｌ　２がネットワーク上に停止ラインステートシンボル
のシリーズを発生することを制御する。この伝送の始め
に、０Ｍ丁ユニット５６内の専用タイマは最大の時間フ
レームを確立するように初期設定され、その時間フレー
ム内において好ましいプロトコルは０Ｍ丁ユニット５６
が現在のステートをサイクルアウトしてそのターゲット
ステートに入ることを可能にするために受取られなけれ
ばならないことを規定する。すなわち、０Ｍ丁ユニット
５６は停止ラインステートシンボルのシリーズを発生す
ることができ、そして専用タイマのタイムアウトに先立
ってネットワークから停止ラインステートシンボルを受
取り始める。０Ｍ丁ユニット５６は直列ライン７２を介
してネットワークによって戻される任意のラインステー
トシンボルを受取る。

停止ラインステートシンボルの受信は、動作のステート
１または不能化されたステートへの遷移の結果となる。

０Ｍ丁ユニット５６は次に専用タイマを初期設定し、ネ
ットワーク上への伝送のためにアイドルラインステート
シンボルを選択する。

もしアイドルラインステートシンボルが次に受信されれ
ば、０Ｍ丁ユニット５６は第９図に示されているように
能動ステートに向けてサイクルする。

この点において、ＥＮＤＥＣＩ　２はローカルエリアネ
ットワーク上の同等なノードとしてアクティブになるた
めに必要な基本的プロトコルの実行に成功したことにな
る。

０Ｍ丁ユニット５６の状態またはステートは、好ましく
はＣＭＴＯＵＴ制御ライン２２２を介してノードコント
ローラ１４に連続的に報告される。

０Ｍ丁ユニット５６が任意のときにローカルエリアネッ
トワーク上における静止ラインステートシンボルの伝送
を検知すれば、０Ｍ丁ユニット５６は即座にその現在の
ステートからゼロまたは聴取ステートにサイクルバック
する。この遷移によって、ＣＭＴＯＵＴステータスライ
ン２２２のステートは適切に修正されよう。

好ましくは、ＣＭＴＯＵＴステータスラインは、０Ｍ丁
ユニット５６のステータスがローカルエリアネットワー
ク上のノード１０の存在の適切へ肯定応答を得ることに
失敗したことに関してそのステータスを表示する。すな
わち、停止ラインステートシンボルの発生に応答して、
専用ＣＭＴユニットタイマのタイムアウトまでに静止ラ
インステートシンボルのみが受取られた。第９図に示さ
れているように、これらの特定の状況は中断ステートへ
の遷移に対応する。

また第９図に示されているように、好ましいＣＭＴユニ
ット５６のステートマシンは、任意の低レベルステート
からマスタステート３を含む任意の高レベルステートへ
の遷移を有する。マスタステート３は、ＣＭＴＩＮライ
ン２２．上のノードコントローラ１４からの適当なリク
エストに応答してＧＭＴユニット５６によって得られる
。好ましくは、選択回路６４は、ネットワーク上への伝
送のために停止とアイドルのラインステートシンボルの
交互のシーケンスを発生して選択する。次に、ネットワ
ークからの７スタラインステートシンボルの受信すなわ
ら停止とアイドルのラインステートシンボルの同じ交互
のシーケンスは、ＣＭＴユニット５６がマスタステート
３に向けてサイクルすることを許す。停止ラインシンボ
ルの任意の引続く受信は、マスタステート３において動
作しているＣＭＴユニット５６がその不能ステート１ま
たは能動ステート２にサイクルバックするようにさせる
。しかし、もし静止ラインステートシンボルが受信され
れば、ＣＭＴユニット５６は好ましくはマスタステート
３から聴取ステートＯへ直接サイクルバックする。

したがって、上記の説明によれば、ＥＮＤＥＣ１２のＣ
Ｍ　Ｔユニット５６の好ましい動作は、少なくとも１９
８４年６月１日にＡｍｅｒｉｃａｎ　Ｎａｔｉ。

ｎａｌ　　５ｔａｎｄａｒｄ　　Ｃｏｍｍ１ｔｔｅｅ、
　　Ｔｅｃｈｎｉｃａｌ　　　Ｃｏ５ｇ＋１ｔｔｅｅ　
　Ｘ　３　Ｔ　９　、５によって提案されて確立された
物理的層標準プロトコルであって同日のその草案レポー
トのＲｅｖ、５において説明されているものに従って動
作する。

■。要約 すなわち、広範囲に柔軟なコンポーネント診断能力を有
し、衝突エラー状態が生じたときにも通信データパケッ
トを維持するユニークで最適な方法を有し、さらに柔軟
で論理状態に対しＣ最適に不感である特に好ましい同期
した弾性バッファを最適に利用するＥＮＤＥＣコンポー
ネントシステム構造が説明された。

好ましい実施例で例示された本発明の多くの態様の先の
議論から、本発明の性質と範囲から離れることなく多く
の修正や変更が可能であって、当業者によって実施され
得ることが明らかである。

すなわち、本発明は特定的に説明された以外に特許請求
の範囲内において実施され得ることが理解されるべきで
ある。

【図面の簡単な説明】

第１図は例示的なローカルエリアネットワークノードと
その関連するホストの簡略化されたブロック図である。 第２図は本発明の好ましい実施例によるＥＮＤＥＣ構成
コンポーネントのブロック図である。 第３図は第２図の好ましいバッファとデコーダのコンポ
ーネントのブロック図である。 第４図は第３図の好ましいバッファエレメントのブロッ
ク図である。 第５図は第４図のバッファエレメントの好ましいメモリ
エレメントのブロック図である。 第６図は本発明の好ましい実施例において用いられるデ
ータ同期装置のブロック図である。 第７図は本発明の好ましい実施例のバッフ７エレメント
の実施において用いられる制御回路の詳細なブロック図
である。 第８図は第７図に示された制御回路によって与えられる
オーバフロー／アンダーフロー状態検知と復元を説明す
るタイミング図である。 第９図は本発明の好ましい実施例において実行される制
御ステート機能のラインステート図である。 図において、１０はローカルエリアネットワークノード
、１２はエンコーダ／デコーダ、１４はノードコントロ
ーラ、１６はホストコンピュータ、１８はインター７エ
イスユニツト、２０はクロックライン、２２は制御バス
、２４と２６はデータバス、２８は両方向データバス、
３０と３２は直列データバス、３４と３６はネットワー
ク媒体を示す。 特ＦＦ出ｊ！Ｌベ　　アドバンスト・マイクロ・デイバ
インズ・インコーホレーテッド　７１．−へ、代理人　
弁理士ａ見久部（ばか２名）“（１゛・ｌ“ａ＋１１？
　□−０ν ７３１　＋７ゝ

Claims (26)

【特許請求の範囲】
1. （１）第１と第２のデータコード間でデータ流れを変換
   するためのコード変換システムであって、前記データの
   流れはデータ欠陥状態を生じやすく、前記システムは、 （ａ）前記欠陥状態を検知する手段と、 （ｂ）前記欠陥状態の発生を反映するために、前記第１
   と第２のコード間で前記データ流れのコード変換を行な
   うための手段を備えたことを特徴とするデータコード間
   でデータ流れを変換するための変換システム。
2. （２）前記検知する手段は前記データ流れから前記欠陥
   状態を検知することを特徴とする特許請求の範囲第１項
   記載の変換システム。
3. （３）前記データ流れは複数のデータセグメントを含み
   、前記変換する手段は前記欠陥状態の発生の表示を伴な
   って前記データ流れの或る特定のデータセグメントをエ
   ンコードし、そして前記データ流れのデータに関する前
   記欠陥状態の位置を反映することを特徴とする特許請求
   の範囲第２項記載の変換システム。
4. （４）前記検知する手段は、前記特定のデータセグメン
   トの発生を検知するために、前記データ流れに応答する
   ことを特徴とする特許請求の範囲第３項記載の変換シス
   テム。
5. （５）前記データ流れは前記データ流れ内で互いに区分
   された複数の前記特定のデータセグメントを含み、前記
   欠陥状態は前記データ流れに関して前記特定のデータセ
   グメントの２つの間で起こり、前記変換する手段は前記
   データ流れに関して前記欠陥状態の発生に続く前記特定
   のデータセグメントの最初の１つのコード変換を行ない
   、そして前記データの流れの間にある部分が欠陥であっ
   てそれに続く部分が欠陥であるとまだ判断されていない
   ことを示すことを特徴とする特許請求の範囲第４項記載
   の変換システム。
6. （６）エンコードされたデータソースからの最初のデー
   タ流れをデコードするためのディジタルコード変換シス
   テムであって、前記コード変換システムは、 （ａ）前記最初のデータ流れにおけるデー タの或る特定のシーケンスを検知する手段と、 （ｂ）前記最初のデータ流れを複数のデータ流れのセグ
   メントに分割する手段を備え、前記分割する手段は前記
   データの特定のシーケンスに関して前記流れのセグメン
   トの分割を整列させるために前記検知する手段に応答し
   、前記分割する手段は前記データ流れのセグメントを前
   記データの特定のシーケンスと整列させるために前記分
   割する手段が前記最初のデータ流れのデータに関して前
   記流れのセグメントの分割を変えるときにセグメント衝
   突信号を与える手段を含み、 前記コード変換システムはさらに、 （ｃ）前記データ流れのセグメントをデコードする手段
   を備え、前記デコードする手段は前記データの特定のシ
   ーケンスが前記デコードする手段によってデコードされ
   るときに前記セグメント衝突信号に応答してそのデコー
   ディングを変えることを特徴とするディジタルコード変
   換システム。
7. （７）前記セグメント衝突信号の不存在において、前記
   デコーディング手段によってデコードされた前記データ
   の流れのセグメントは、限定されたデータ流れのセグメ
   ントの最初の組のものであることを特徴とする特許請求
   の範囲第６項記載のシステム。
8. （８）前記セグメント衝突信号の不存在において、前記
   デコーディング手段によってデコードされた前記データ
   の特定のシーケンスは、限定されたデータ流れのセグメ
   ントの前記最初の組の１つであることを特徴とする特許
   請求の範囲第７項記載のシステム。
9. （９）前記セグメント衝突信号の存在において、前記デ
   コーディング手段によってデコードされた前記データの
   特定のシーケンスは、限定されたデータ流れのセグメン
   トの第２の組の１つのみに対応することを特徴とする特
   許請求の範囲第８項記載のシステム。
10. （１０）前記システムはさらに、 （ａ）前記最初のデータ流れを受取る手段と、 ｂ）前記受取る手段と前記分割手段との間で前記第１の
    データの流れをバッファする手段を備え、そして前記分
    割手段に関して前記受取る手段において前記最初のデー
    タの流れの転送の速度における差を考慮することを特徴
    とする特許請求の範囲第９項記載のシステム。
11. （１１）さらに、エンコードされてないデータソースか
    らの第２のデータ流れをエンコードするために、前記シ
    ステムは、 （ａ）前記データの第２の流れをエンコードする手段と
    、 （ｂ）前記デコーダ手段によってデコードされた前記最
    初のデータ流れと前記エンコードされていないデータソ
    ースとの間で選択するために前記エンコーディング手段
    に接続された第１の入力流れ選択器と、 （ｃ）前記受信手段によって受信された前記第１のデー
    タ流れと前記エンコーディング手段によってエンコード
    された前記第２のデータ流れとの間で選択するための第
    １の出力流れ選択器を備えたことを特徴とする特許請求
    の範囲第１０項記載のシステム。
12. （１２）前記システムはさらに、 （ａ）前記エンコーディング手段によってエンコードさ
    れた前記第２のデータ流れと前記エンコードされたデー
    タソースとの間で選択するために前記受信手段に接続さ
    れた第２の入力流れ選択器と、 （ｂ）前記デコーダ手段によってデコードされた前記第
    １のデータ流れと前記エンコードされていないデータソ
    ースとの間で選択するための第２の出力流れ選択器を備
    えたことを特徴とする特許請求の範囲第１１項記載のシ
    ステム。
13. （１３）前記システムはさらに、前記第１の入力流れ選
    択器と前記第２の出力流れ選択器を共に制御するための
    手段を備えたことを特徴とする特許請求の範囲第１２項
    記載のシステム。
14. （１４）前記バッファリング手段は、 （ａ）複数の論理的シーケンシャルデータ記憶場所内に
    データをストアする手段と、 （ｂ）前記バッファリング手段によって受信された前記
    第１のデータ流れから前記データ記憶手段内へのデータ
    の書込を制御する手段を含み、前記書込制御手段は前記
    受信手段による前記第１のデータ流れの受取と周期して
    おり、前記バッファリング手段はさらに、 （ｃ）前記データ記憶手段からの前記第１のデータ流れ
    の読出を制御する手段を含み、前記読出制御手段は前記
    分割手段への前記第１のデータ流れの転送と同期してい
    ることを特徴とする特許請求の範囲第１０項または第１
    ３項記載のシステム。
15. （１５）前記バッファリング手段はさらに、前記書込制
    御手段によって最新にデータが書込まれた前記データ記
    憶場所の１つに論理的に隣接する前記データ記憶場所の
    １つからのデータの読出を前記読出制御手段が与えると
    きはエラー信号を生じ、かつ前記読出制御手段によって
    最新に読出された前記データ記憶場所の１つに論理的に
    隣接する前記データ記憶場所の１つへのデータの書込を
    前記書込制御手段が与えるときはエラー信号を生じるた
    めの手段を含むことを特徴とする特許請求の範囲第１４
    項記載のシステム。
16. （１６）前記データ記憶手段はさらに、前記データ記憶
    場所に関するデータ記憶場所ステータス信号をストアす
    る手段を含み、前記ステータス信号は前記書込制御手段
    または前記読出制御手段が前記データ記憶場所の対応す
    る１つに最後の読出されたまたは書込まれたデータを有
    することを示すことを特徴とする特許請求の範囲第１５
    項記載のシステム。
17. （１７）ネットワークノードのコンポーネントであって
    、前記コンポーネントは前記ノードから第１と第２のデ
    ータ流れを受信して前記ノードに第３と第４のデータ流
    れを与え、前記コンポーネントは、 （ａ）前記第３と第４のデータ流れを与えるために前記
    第１と第２のデータ流れを選択的に経路指定する手段と
    、 （ｂ）前記第１と第２のデータ流れの経路指定を選択し
    て前記第３と第４のデータ流れを与えることによって、
    前記コンポーネントの診断テストを与えるように前記経
    路指定手段を制御する手段を備えたことを特徴とするネ
    ットワークノードのコンポーネント。
18. （１８）ローカルエリアネットワークノードのコード変
    換コンポーネントであって、前記ノードは前記変換コン
    ポーネントへのそれぞれのコード変換された第３と第４
    のデータ流れを送って受取るために、前記変換コンポー
    ネントとネットワーク媒体インターフェイスへのそれぞ
    れの第１と第２のデータ流れを送って受取るためのノー
    ドコントローラを含み、前記変換コンポーネントは、 （ａ）第５のデータ流れをコード変換する手段と、 （ｂ）第６のデータ流れをコード変換する手段と、 （ｃ）前記第１のデータ流れを与えるために、前記コー
    ド変換された第５のデータ流れと前記第２のデータ流れ
    を選択的に経路指定する第１の手段と、 （ｄ）前記第６のデータ流れを与えるため に、前記コード変換された第５のデータ流れと前記第２
    のデータ流れを選択的に経路指定する第２の手段を備え
    たことを特徴とするコード変換コンポーネント。
19. （１９）前記変換コンポーネントはさらに、前記第１の
    データ流れを与えるように前記第１の手段が前記第２の
    データ流れを選択的に経路指定することを可能にするた
    めに、前記第２のデータ流れを前記第１のデータ流れと
    同期させる手段を備えたことを特徴とする特許請求の範
    囲第１７項記載の変換コンポーネント。
20. （２０）前記変換コンポーネントはさらに、 （ａ）前記第５のデータ流れを与えるよう に、前記第３のデータ流れと前記コード変換された第６
    のデータ流れを選択的に経路指定する第３の手段と、 （ｂ）前記第４のデータ流れを与えるように、前記第５
    のデータ流れと前記コード変換された第６のデータ流れ
    を選択的に経路指定する第４の手段を備えたことを特徴
    とする特許請求の範囲第１８項記載の変換コンポーネン
    ト。
21. （２１）前記変換コンポーネントはさらに、前記コンポ
    ーネントの診断テストを可変に可能にするために、前記
    第１、第２、第３、および第４の手段を制御する手段を
    備えたことを特徴とする特許請求の範囲第１９項記載の
    変換コンポーネント。
22. （２２）前記制御手段は前記第１のデータ流れを与える
    ように前記第１と第２の手段を介する前記第２のデータ
    流れと、前記第１のデータ流れを与えるように前記エン
    コーディング手段、前記第３と第４の手段、前記デコー
    ディング手段、および前記第１の手段を介する前記第２
    のデータ流れと、前記第４のデータ流れを与えるように
    前記第３と第４の手段を介する前記第３のデータ流れと
    、前記第４のデータ流れを与えるように前記第３の手段
    、前記デコーディング手段、前記第１と第２の手段、前
    記エンコーディング手段、および前記第４の手段を介す
    る前記第３のデータ流れとの経路指定を選択する手段を
    含むことを特徴とする特許請求の範囲第２０項記載の変
    換コンポーネント。
23. （２３）前記第５のデータ流れは衝突状態を含む欠陥状
    態を起こしやすく、前記デコーディング手段は、 （ａ）前記欠陥状態を検知する手段と、 （ｂ）前記欠陥状態の検知の表示を与えるように、前記
    第５のデータ流れのデコーディングを変える手段を含む
    ことを特徴とする特許請求の範囲第２０項記載の変換コ
    ンポーネント。
24. （２４）前記欠陥検知手段は前記衝突状態を検知する手
    段を含み、前記変換手段は前記衝突状態の検知の前記表
    示で前記第５のデータ流れをエンコードし、もしくは前
    記衝突状態の不存在において前記第５のデータ流れをデ
    コードすることを特徴とする特許請求の範囲第２２項記
    載の変換コンポーネント。
25. （２５）データ流れをエンコードしかつデコードするた
    めのエンコーダ／デコーダ回路であって、前記回路は、 （ａ）第１のビット直列の前記データ流れを第１のワー
    ド並列の前記データ流れに変換する手段と、 （ｂ）或る特定のデータワードに対応する前記第１のビ
    ット直列データ流れにおいて或る特定のデータビットシ
    ーケンスを検知する手段と、 （ｃ）前記第１のビット直列データ流れ内の前記特定の
    データの発生に前記コンバータ手段を同期させるためと
    、前記データワードに関して前記第１のワード並列デー
    タ流れ内の続くデータワードの整列を維持するために前
    記検知手段に応答する手段と、 （ｄ）前記第１のワード並列データ流れを第１のワード
    並列のエンコードされていない前記データ流れにデコー
    ドするための手段を備え、前記デコーディング手段は前
    記特定のデータワードが前記第１のワード並列データ流
    れ内の先行するデータワードと整列していないときに前
    記特定のデータワードのデコーディングを変えるために
    前記同期手段に応答する手段を含み、前記特定のデータ
    ワードのデコーディングは前記コンバータが前記第１の
    ビット直列データ流れに関して再同期されたことを示す
    ように変えられることを特徴とするエンコーダ／デコー
    ダ回路。
26. （２６）複数のエンコードされていないデータソースの
    任意の１つからのデータ流れをエンコードするためと、
    複数のエンコードされたデータソースの任意の１つから
    のデータ流れをデコードするためのエンコーダ／デコー
    ダ集積回路であって、前記回路は、 （ａ）第１のエンコードされたビット直列データ流れを
    受信する手段と、 （ｂ）前記第１のエンコードされたビット直列データ流
    れをバッファする手段と、 （ｃ）前記第１のエンコードされたビット直列データ流
    れを第１のエンコードされたワード並列データ流れに変
    換する手段と、 （ｄ）前記第１のエンコードされたビット直列データ流
    れ内の或る特定のデータのビットシーケンスを検知する
    手段と、 （ｅ）前記特定のデータワードのビットシーケンスを前
    記第１のエンコードされたワード並列データ流れ内の対
    応するデータワードに変換するように前記コンバータを
    前記第１のエンコードされたビット直列データ流れに同
    期させるためと、前記特定のデータワードに関して前記
    エンコードされたワード並列データ流れ内の続くデータ
    ワードの整列を維持するために前記検知手段に応答する
    手段と、 （ｆ）エンコードされていないワード並列データ流れを
    与えるように前記第１のエンコードされたワード並列デ
    ータ流れ内のデータワードの各々をデコードする手段を
    備え、前記デコーダ手段は、前記第１のエンコードされ
    たビット直列データ流れに関して前記コンバータが再同
    期されたことを示すためにデコードされた前記特定のデ
    ータワードをエンコードするように、前記周期手段が前
    記第１のエンコードされたワード並列データ流れ内の先
    行するデータワードに関して前記特定のデータワードの
    整列を変えるときに前記特定のデータワードのデコーデ
    ィングを変えるために前記検知手段に応答する手段を含
    み、 前記回路はさらに、 （ｇ）第２のエンコードされていないワード並列データ
    流れを受信する手段と、 （ｈ）第２のエンコードされたワード並列データ流れを
    与えるように、前記第２のエンコードされていないデー
    タ流れをエンコードする手段と、 （ｉ）第２のエンコードされたビット直列データ流れを
    与えるように、前記第２のエンコードされたワード並列
    データ流れを順序づける手段を備えたことを特徴とする
    エンコーダ／デコーダ集積回路。