JPS6111875A - インタフェースシステムにおけるデータ伝送方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明コンピュータあるいはコンピュータに関連する装
置と共に使用されるインタフェースシステムおよびこの
装置の第１と第２の端子間の信号転送方法に関し、特に
データ処理システムの入出力セクションにおけるインタ
フェースシステムおよびこのシステムの第１と第２の端
子間の信号転送方法に関する。

〔従来の技術、および発明が解決しようとする問題点〕
主フレームを備えた近代的なデータ処理システムは、中
央処理装置（以後ＣＰＵと言う）と、このＣＰＵによっ
て直接番地指定（以後アドレスと言う）が可能な゛中央
メモリと、システムへのデータの入力およびシステムか
らのデータの記録を朽う入出力（以後■力と言う）記憶
装置、およびＩ１０記憶装置と中央メモリとの間のデー
タの移動の制御およびバッファを行なう１カ処理システ
ムを含んでいる。工り処理システムはＣＰＵが直接Ｉ１
０記録装置を制御しないよ、うにして、データ処理がＩ
１０動作と同時に進行するようにする。

Ｉ１０動作において、システム′内の多くの異なった装
置間、一般的にはＣＰＵとＩ１０記憶装置間の経路に沿
った装置間でデータおよび制御情報を転送することは必
要なことである。例蒐ば、記憶装置の中央メモリからの
データを記憶するためには、そのデータは前記メモリか
らＩ１０処理システムに転送され、そしてそこから選択
された記憶装置に転送されねばならない。これらの装置
の各個は異なったクロックレート（ハルス繰返し周波数
）、あるいは少なくとも同期していない状態で動作して
いるが典型的であるので、個々の装置の内部スピードに
無関係にインタフェースの動作を進めることができる、
インタロック機能を有するインタフェースが必要である
。

インタロックを行なう機構には従来技術において種々の
異なった形態があるが、それらは一般的に１バイトずつ
、あるいは１ワード（ユニット）ずつを基準としたイン
タロックを提供するので、情報のユニットあるいはデー
タの各個は別のそれが転送装置によって送られる前に、
受信装置によって認識される。このような従来技術の好
例で、「完全に」直流によジインタロツク機能が働くイ
ンタフェース機構が以下の米国特許に開示されている： 米国特許第３，３３６，５８２号「インタロック機能を
有する通信システム」−ビューツレイル（Ｂｅａｕｓｏ
ｌｅｉｌ　）ほか、 米国特許−３，ｓ　ｇ　２，９０６号「高速直流インタ
ロック機能を有する通信システム用インタフェース」−
ビューツレイル（Ｂｅａ’ｎ５ｏｌｅｉｌ　）ほか。

完全なインタロック機能を有するインタフェース機構は
、代表的には単純で信頼性があるが、それらは本来それ
と共に得られるデータ転送レートに関連して制限される
。端子あるいは周辺装置を備えた非常に高速の応用装置
では、データの送信あるいは受信を１０如（ｚ（１００
ｎｇのクロック周期）の範囲のりＯツクレートで行なう
ことができ、相互接続（インタフェース）ケーブルに生
ずる伝達遅延（約５．２５　ｎｓ／ｍ　−１，６ｎｓ／
フィート）は、完全なインタロック機能を有するインタ
フェースにおいて、ケーブルがほんの数フィート（１〜
２ｍ）使用された時でも、スピードを制限する主要な原
因となる。種々の応用装置において、実際的な問題とし
て２４ｍ（８０フイート）程度の長さのケーブルを設け
ることは必要であるということを考慮すると、データの
ユニットをインタロックするのに必要な「往復」時間は
２５０　ｎａを越える。

このように、典型的な１６ビツトのデータの経路幅に対
して、完全なインタロック機能を有する機構の、ユニッ
トの転送レートの最大値は６４Ｍｂｐｔ１近くであシ、
非常に遅くて従来の比較的高速、ソリッドステートの記
憶装置よりも非常に速いとは言わないが、のディスク駆
動ユニットを十分に利用できない、（完全なインタロッ
ク機能を有するこの種の、システムにおける一固有の遅
延の図解的な例は１例えば「インテリジェントスタンダ
ードインタフェース（ｔｓＩ）　Ｊ　（５ＰＥＣ７７６
５３４４０，ＣＤ６゜ＲＥＶ　Ｂ　）と題されたマグネ
ティックペリフェラルズ社（コントロールデータ社系列
）によって１９８２年４月３０日に発行された標準イン
タフェースの仕様書の第１５図を参照されたい。

従って、完全なインタロック機能を有するシステムに固
有の遅延量を小さくするために、インタフェース技術が
発展してきた。一般に「データストリーミング」という
名称で知られるこのような技術の１つでは、データの２
つまたはそれ以上のバーセル（組）が、１つのインタロ
ックの認識毎に受信装置により、て転送される。このよ
うにして、Ｌがインタフェース用ケーブルの伝達遅延時
間に等しく、Ｎがインタロックの認識毎に伝達されるデ
ータのバーセル数に等しいとすると、Ｎ個のデータノ！
−セルの伝達に対して完全なインタロック機能を有する
システムで社、伝達時間２Ｌ（Ｎ−１）が節約される。

すでにｌＩ！識されたように、実質的にはより高いデー
タの＠違し−トはこのような方法で得られ、以上のよう
にＣＰＵのＩｌｏに関連するむだ時間を減らすためのポ
テンシャルを与え、そしてＩ１０処理のためのハードウ
ェア（データチャネルのよりな）Ｏ量を減らす丸めには
１．与えられたシステム全体のＩ１０レートを維持する
ことが必要である。

しかしながら、データストリーミングは非常に複雑で高
価ガインタフェース用のノ・−ドウエアとソフトウェア
を必要とする。例えば、データストリーミングでは、連
続的なストリームがアングランなしで送信サイドから送
られることを保証し、送信されたストリームをオーバジ
ンなしで受信サイドが吸収することを保証するために、
インタフェースの各サイドにおけるデータのバッファリ
ングが一般的に必要である。このように情報あるいはデ
ータ用のバッファがアドレスを行なう制御回路と共に与
えられなければならず、完全なインタロック機能を有す
るシステムにおいてそれらは通常以上に必要となるので
、複雑さ、コストおよびスペースが増大し、電力が必要
となる。しかしながら、もし関連するバッファリングを
行う条件を減らすためにストリーム長を縮少すれば、ス
ピードが犠牲になる。これに関連して、スピードを上げ
るためにストリーム長を増大すれば、バッファリングを
行なう条件がひどく高いレベルに近すき、データ処理を
行う適応性が犠牲になｐ、短いストリームが有効に処理
されず、多重能力が減少する、あるいは少なくとも多重
能力を得ることが非常に困難になる。

一方、比較的遠隔地に対して多量のデータの往来を行わ
せるように設計されたどのようなインタフェース機構に
おいても、データの転送レートはおそらく最も重要な特
徴であるが、その他にも考慮しなければならないことが
ある。ピン出力と端子とは通常どのようなシステムにお
いても制限されたリソース（資源）であり、従って保護
されねばならないものである。同様に、ケーブルの配索
の必要性を減らすことは好ましいことである。それ故、
インタフェースにおいて使用される信号ラインの数は最
少限にとどめておくべきである。転送レートはよシ多く
の数のデータ用および／ｌたは制御用のラインを与える
ことによって容易に改善されるであろうし、インタフェ
ースのグロトコル機能および制御機能は、何本かの特殊
機能２イン、すなわち、ディスク駆動装置のような複雑
な装置の制御が必要とされるところでは、比較的多くの
数の機能ラインを示している、が与えられれば単純化さ
れ、そして、転送中にデータをもとのままの状態に維持
することにより情報の／４′−セル毎の複数ビットから
なるチェックバイトの転送が有利になる。

このようにして、イ“ンタフェースシステムを設計する
場合には、容易にわかる考慮すべき多数の対立する要因
が存在する。実際に、考慮すべき事柄が非常に多いので
、リソースを最大限増やすことは、細かな統計上の分析
にょシ正当化される。

本発明によれば、データ転送レート、適応性のあるデー
タ処理、データの元のままの状態での維持を、バッファ
リング手段、端子数、ケーブル配索および制御の必要性
と複雑さは最小限ではあるが、最も効果的に活用するこ
とにょシ、比較的単純ではあるが速く、適応性に富みそ
して信頼性のあるインタフェースシステムが提供される
。図面に示されそして以下の記述に説明されるように、
本発明は、広範囲で複雑なバッファリング手段、複数ビ
ットのノそりティコードと多数の特殊な制御ラインを使
用する過度に単純化された制御によって特徴づけられる
非常に高速のバードウ゛エアを有する高度なインタフェ
ースと、インタフェースノ異すった側面の間（例えば双
方向データバス）、複雑なプロトコルおよび最小限の端
子数とケーブル配索の要求のようなリソースのハードウ
ェアを分ケ合っていることを特徴とするプロトコル機能
を備えた高度なインタフェースシステムとの間の最適の
バランスを生むものである。

本発明は上述したように、適応性あるいは速度を犠牲に
することのない、比較的単純なインタフェース用のケー
ブル配索システムおよび比較的単純なプロトコル機能を
提供することにょシ、多くの設計上の障害を取シ去る。

〔発明の構成〕

本発明の１つの形態によれば、高速で第１の端子と第２
の端子との間の情報の交換を行うための要求一応答イン
タフェースシステムが提供される。

第１と第２の単方向性インタフェース用ケーブルが前記
２つの端子間の電気的接続のために提供され、各ケーブ
ルは実質的に同数の信号ラインを含んでいる。第１のケ
ーブルは第１の端子から第２の端子へ情報を運び、そし
て第２のケーブルは第２の端子から第１の端子へ情報を
運ぶ。第１のケーブルによって運ばれる第１のインタフ
ェース信号のセット（組）により、第１の端子は第２の
端子に種々の機能を実行させる′か、あるいは第１の端
子は第２の端子へ情報を転送するが、この中にはデータ
の読出しくリード）゛ま九は書込み（ライト）動作が含
まれている。前記第１の信号のセ。

トは、少なくとも１つのデータノクリティ信号を有する
複数のデータ信号と、少なくとも１つの機能コードパリ
ティ信号を有する複数の機能コード信号、および第１の
ケーブルを通る他の信号による情報の転送に同期するた
めの２イトクロック信号を備えている。前記第２のケー
ブルによって運ばれる第２のインタフェース信号のセッ
トは、第２の端子に信号を出力させて第１の端子が第２
の端子の状態（ステータス）を関知するようにし、ｔた
。第２の端子に第１の端子への情報を転送させるように
する。前記第２の信号のセットは、前記第１のセットの
データ信号と同数の複数のデータ信号であって、少なく
とも１つのデータ／やリティ信号を含む信号と、少なく
とも１つのステータス・平すティ信号を含む前記第１の
セットの複数の機能信号と同数の複数のステータス信号
、および第２のケーブルを通る他の信号による情報の転
送に同期するためのリードクロック信号を備えている。

インタフェースのプロトコルは、第１と第２の端子が前
記第１と第２の信号のセットおよび前記第１と第２のケ
ーブルの各個によって、お互いの間で情報の転送を同等
に行なうことによって得られる。データが第１から第２
の端子へ転送されたという書込み動作を行なうために、
第１の機能信号のセットとデータ信号がコード化され第
２の端子にデータの受信を鎌求する。第２の端子は、１
つまたはそれ以上のステータス信号によってデータを受
信するための第２の端子の能力を出力する。

第２の端子の準備が整っていれば、第、１の端子は第２
の端子にすでに決っている複数のデータのセットを、書
込みクロック信・号の連続したクロックサイクルで転送
するが、このときの各データのセットは第１の信号のセ
ットとデータ信号の並列組合せから構成されている。第
２の端子がその準備が整っているという信号を連続・し
て出力し、そして決められた複数のセットが転送される
ことは、自動的に予め決められた回数だけ繰り返され、
第２の端子が第１の端子に信号を出力した時点における
第１の端子からの最初の要求にステータス信号により全
て応答して書込み動作が完了する。

データが第２の端子から第１の端子に転送されたという
読出し動作を行うために、第１の機能信号の組とデータ
信号がコード化され第２の端子にデータの送信を要求す
る。第２の端子は、可能であるならば、決められた複数
のデータのセットの転送を進め、これを第２の信号のセ
ットのデータ信号によるリードクロック信号の連続する
サイクルに同期させる。第１の端子は全てまたは僅かの
、既に決められた複数のデータのセットを受信すると、
機能コード信号によってすぐに他の既に決められた複数
のデータのセットを要求する。この連続動作は予め決め
られた回数の転路が完了するまでくシ返され、第２の端
子が第１の端子に信号を出力した時点における最初の読
出し要求にステータス信号により全て応答してデータの
読出し動作が完了する。

本発明のプロトコルの他の形態によれば、第２の端子は
いつでも第１の端子に信号を出力し゛、１つあるいはそ
れ以上のステータス信号によって情報の転送を中止させ
、この場合には第１の端子は前記同様の読出しまたは書
込み動作を再び始めようとする。

本発明の更に他の形態によれば、第１と第２のケーブル
および信号のセットはデータに関して対称になっておシ
、ステータス信号と機能信号およびクロック信号はルー
プバックを維持する診断動作を容易にし、保守および回
復作業を助ける。

このようにして本発明のインタフェースシステムは、比
較的単純なインタフェースのプロトコル、比較的小数の
ピン出力と端子およびインタフェース用ラインを使用し
ながら、比較的長い伝送路を通じて、比較的多くの量の
データを有効に転送できる。

その上、後に見られるように、本発明のシステムは容易
に拡張することができ、多くの変更を伴うことなく、は
んの少しのデータ信号を追加するだけで、高いデータの
転送レートを得る−ことができる。

〔実施例〕

概略的事項 本発明によるインタフェースシステムの望ましい実施例
の外観がブロック図にて第１図に示される。ＲＡＭメモ
リを含むし勺（入出力）ｆロセッサ１０が、ＣＰＵ　（
図示せず）に代わっである入出力タスク、この実施例で
は参照番号６０〜６３により示されるディスク駆動ユニ
ットとの間のデータの読出しおよび書込みを実行するた
めに設けられている。Ｉｌｏ　ｆロセッサｌＯのＲＡＭ
メモリ（以下専用メモリと言う）は、　ＤＭＡ　（ダイ
レクト・メモリ・アクセス）ポート１２を経由し、ＤＭ
Ａチャネル１４を通じてチャネルマルチプレクサ３０に
接続され、さらにチャネルマルチプレクサ３０は、参照
番号５０〜５３により示される制御器ユニットを介して
それぞれのディスク駆動ユニッ）　６０’〜６３に接続
される。また、その他のチャネル１６は、Ｉ１０プロセ
ッサ１０のアキュムレータレジスタからチャネルマルチ
プレクサ３０にインストラクション、コマンド、・母う
メータ等を伝達するために設けられている。

ｒ１０ｆロセッサ１０は、好ましくは高速の・ぐイポー
ラ設計による専用メモリを介して、データを極めて高い
レートで転送することができる、高速の１６ビツト多目
的形コンビーータであることが望ましい。メインフレー
ムとの間の全ての通信、例えばディスクおよびテープの
要求あるいは端末機器との通信のようなもの、は好まし
くは第２の「マスター」Ｉ１０プロセッサ（図示せず）
により取シ扱われ、このマスターｌ１０ｆロセツサは、
Ｉ１０プロセッサの制御による周辺装置への一求が會ま
れるような場合に、Ｉｌｏ　ｆロセッサ１ｏと共働する
。これも図示されないが、１００Ｍバイト７秒のチャネ
ルを介して中央メモリとの通信を行なう比較的大容量の
バッファメモリを、工んプロセッサｌＯとマスターレ勺
プロセッサと共に用いることが望ましｂ０駆動時におい
て、Ｉｌｏ　７’　ｒｙセッ？１０Ｕ前記チャネルを通
じてメインフレームの中央メモリとバッファメモリとの
間のデータの移動を制御する。周辺装置への読出しおよ
び書込み動作において、Ｉ１０プロセッサ１ｏはその専
用メモリとバッファメモリとの間、およびその専用メモ
リとＤＭＡチャネル１４を介してこれに接続する周辺機
器、例えばディスク駆動ユニッ）６０〜６３のような周
辺機器との間でデータを転送する。

しかしながら、上述したＩ１０ゾロセッサおよびメモリ
を有する装置は望ましめ形態ではあるが、本発明の本質
を成すものではないということを理解されたい。前述の
装置はむしろ本発明の装置構成および本発明のシステム
がその最も有利な使す方をされる場合の、この種のしｔ
処理装置のデータ転送レートの能力の一実施例にすぎな
いものである。

概念的には、チャネルマルチプレクサ３（１：４つのハ
ードウェアチャネル０〜３に分離されておシ、そのどの
チャネルも、Ｉ１０プロセッサ１ｏと各チャネルに対応
する制御器ユニット５０〜５３−およびディスク駆動ユ
ニツ）６０〜６３の間で、データ、インストラクション
および関連するノ４ラメータを伝送する。従って、概念
的に示すために、図面には４つのマルチプレクサチャネ
ル０〜３が個々に示され、またマルチプレクサ３ｏと制
御器ユニット５０〜５３との間にインタフェース経路４
０〜４３が示されている。しかしながら実際には、マル
チプレクサ３ｏに対してアクセス金貸なう制御器ユニッ
）５０〜５３に共用される単一の情報経路と時分割多重
に基づいて設けられるＩ１０プロセッサ１０とが設置さ
れることが望ま、しい。

制御器ユニット５０〜５３はその各個がディスク駆動ユ
ニｙ　）　６０〜６３のそれぞれに接続されている。制
御器ユニツ）５０〜５３′の主な機能はマルチプレクサ
３０と、対応するディスク駆動ユニッ）６０〜６３のｌ
りの中のデータバッファとの間のバッファを行うことで
ある。この明細前において用語「パーセル（組）」が用
語「ワード（語）」と等測的な意味を有しておシ、また
それが予め決められた数のデータビットからなる並タリ
したグループを示すということを理解されたい。

データのバッファを行うために、制御器ユニット５０〜
５３の各個はデータバッファを含んでおシ、このデータ
バッファは誓込みおよび読出し動作中はそれぞれディス
クを進めたり遅らせたシする。

データは対応するディスク駆動ユニットのバッファとの
間で、１６個の７９−セルからなる「ノ母ケット（束）
」の形で両方向に、各パケット毎に１つの要求または回
復信号を伴って転送されるが、このことは後に詳述され
るであろう。

望ましくは、ディスク駆動ユニット６０〜６３の各個は
、内部の読出しおよび書込み動作のタイミング、例えば
ディスクとの間のデータの読出しおよび書込みのタイミ
ングをとるための独立した制御回路を備えている。従っ
てインタフェース用経路５５〜５８を通して時間のみに
依存する動作は、実際にはデータ、機能および機能・母
うメータの転送である。書込みモードにおいては、ディ
スク駆動ユニット６０〜６３のデスキューバ２７アは、
対応する制御器ユニット５０〜５３からデータを受信し
、制御器ユニット５０〜５３に関連する「書込み（ライ
ト）」クロックとの同期をとる。

バッファに転送されたデータは次に、時間合わせされて
ディスク盤上の記憶装置に出力され、ディスク駆動ユニ
ットの内部クロックに同期させられる。同様に、読出し
モードでは、データはディスク盤からディスク駆動ユニ
ットのバッファにｌｌときに、ディスクの内部クロック
を用いて時間合わせされ、またデータはバッファから制
御器ユニットに時間合わせされて出力され、ディスク駆
動ユニットに関連する「読出しくリード）」クロックに
同期させられる。ライトクロックおよびリードクロック
の信号は本発明のインタフェースシステムの必須の形態
でＬｊ）、この信号により高いスビードと信頼性、およ
び制御器ユニットとディスク駆動ユニット間のインタロ
、り機能を有する経済的なインタフェースシステムがｉ
供されることがわかるであろう。

物理的に言えば、メインフレームＣＰＵと、中央メモリ
と、バッファメモリと、マスｆｉ　−Ｉ１０プロセッサ
とＩ１０プロセッサ１０と、マルチプレクサ、３０と、
制御器ユニット５０〜５３およびディスク駆動ユニッ）
６０〜６３は、お互いに以下に示すような位置関係にな
っている。

メイン７レームＣＰＵと中央メモリとはその間の伝達遅
延を最小にするためにお互いに非常に近接して中央枠の
中に形成されて支持されている。

Ｉ１０プロセッサ１０とバックアメモリおよびマスター
Ｉ１０７”ロセッサも中央枠の中に支持されておシ、前
記ＣＰＵと中央メモリにできる限シ近い場所に位置して
いる。マルチプレクサ３０と４つの制御器゛ユニット５
０〜５３の全てもまた中央枠の中に位置しておシ、この
場合はこれらはＩ１０″；Ｐロセッサ１０にできるだけ
近く設置されてい°る。このようにこれらの多くの異な
った装置間のデータおよび通信用の経路の距離は、これ
らの間の伝達遅延を最小限にとどめるために最小の値に
なっている。しかしながら、ディスク駆動ユニット６０
〜６３の各個はやむなく中央枠から距離にして１．５〜
１５　ｍ　（５〜５０フイー°ト）程度離れた場所に位
置しており、従って、既に認識されていることではある
が、インタフェース経路５５〜５８を通ることによる伝
達遅延は通常かなシの値となる。

制御器ユニット５０〜５３とディスク駆動ユニツ）６０
〜６３との間に本発明のインタフェース装置が用いられ
る理由はここにあるのである。

インタフェースラインおよび信号 第２図および第１．２表を参照すると、本発明によるイ
ンタフェース経路５５〜５８のそれぞれを構成する信号
群が示されている。第２図は制御器ユニットとディスク
駆動ユニット間の信号の実行の様子を示している。物理
的に鉱インタフェース経路５５〜５８の各個はパス・ア
ウトケーブルとパス・インケーブルの２本のケーブルで
構成されており、゛この２本のケーブルはそれぞれ複数
本の導電ラインを含んでいる。前記ｔ４ス・アウトケー
ブルはライトクロックラインと、ファンクション／デー
タレディ２インと、４本の機能コードラインと、コード
／４リテイラインと、１６本のノ々ス・アウトビット（
データ）ラインとパス・アウトｐＪ？リティラインの合
計２４本のラインを含んでいる。

また前記パス・インケーブルはリードクロッ、クライン
と、ステータス／データレディラインと、工２−ライン
と、ダン（完了）ラインと、レディラインと、インデッ
クス／セクタマークラインと、ステータス／セリティラ
インと、１６本の／ｑス・インピット（データ）ライン
および／４ス・インノ臂すティラインの合計２４本のラ
インを含んで込る。

第１表および第２表は第２図に示され次これらの信号を
よシ詳細に示すものであシ、そしてさらに、これらの信
号は２本のケーブル間の信号の対称性を示しており、こ
れは分離不良および周辺装置がない場合のマルチプレク
サの点検を行うためにルーシバ、りするという目的にお
いてきわめて有効であ夛、また我々のインタフェースの
把握および理解を容易にし、また助長する。

以下余白 第１表　　　　　　第２表 ［ノリ←アウトケーブル］　　　　　　［）４ｙ　、イ
ンケーブルコライトクロック　　　　　　　　リードク
ロックファンクション／データレディ　　　　ステータ
ス／データレディコート９２０　　　　　　　　　　エ
ラーコード２１　　　　　　　　　ダン コード　２２　　　　　　　　　　レディコード　２３
　　　　　　　　　　　インデックス／セクタ／４’す
？イ（フート）　　　　　　　　　ノヤリティ（ステー
タス）パス・アウトビット　２０　　　パス・インビッ
ト　２０バス・アウトビット　２１　　　パス・インピ
ット　２１バス・アウトビット　２２　　　パス・イン
ビット２２パス・アウトビット　２３　　　パス・イン
ピット　２３バス・アウトビット　２４　　　パス・イ
ンピット　２４パス・アウトビット　２５　　　パス・
インピット　２５バス・アウトビット　２６　　　パス
・インピット　２６バス・アウトビット　２７　　　パ
ス・インピット　２７バス・アウトビット　２８　　　
パス・インピント　２８パス・アウトビット　２９　　
　パス・インピット　２９パス・アウトビット　２１０
　　パス・インピット　２１０バス・アウトビット　２
１１　　　パス・インピット　２１１パス・アウトビッ
ト　２１２　　パス・インピット　２１２パス・アウト
ビット　２１３　　パス・インピット　２１３パス・ア
ウトビット　２１４　　パス・インピット　２１４パス
・アウトビット　２１５　　パス・インピット　２１５
パリテイ（パス・アウト）　　　／ｆリティ（パス・イ
ン）前記パス・アウトとパス・インの２本のケーブルラ
インは、パス・アウトケーブルが制御器ユニ、トからデ
ィスク駆動ユニットへ信号を運び、そしてパス・インケ
ーブルが信号をディスク駆動ユニットから制御器ユニッ
トへ運ぶのであるが、このとき制御器ユニットとディス
ク駆動ユニット間のラインの名前に対応するインタフェ
ース信号ｔ−運ぶ。前記２本のケーブルに運ばれる信号
位簡単に言えば次のように機能する。

ライトクロック信号は、ディスク駆動ユニットへのコマ
ンド（ファンクシ、ン）オよヒデータとの同期をとるた
めに、制御器”二ｙ）Ｋよって作導出されるクロック信
号である。この２イトクロ、り信号のハイからローへの
変化祉パス・アウトサイクルの中央を規定する。前記フ
ァンクシ、ン／データレディ信号は、パス・アウトサイ
クルがコード０〜３ラインによりて有効なファンクシ、
ンを運んでいる間だけ送信される。４つのコード信号は
ディスク駆動ユニットによって実行される機能（７ア：
ｙ／シ、ン）をａぶ。７フアンクシヨンコードは、パス
・アウトサイクルがファンクシ１グｒ−タレディ信号の
トクルーまたはアクティブな状態、そしてコード・やり
ティ、信号の良い状態である間、前記コード信号から解
読（デコード）される。前記コードパリティ信号はコー
ド゛０からコード３の奇数パリティを運ぶ。パス・アウ
トビット信号は制御器具ニットからディスク駆動ユニッ
トへの１６ビツトからなる広いデータバスを形成する。

パス・アラトノ量りティ信号は前記パス・アウトビット
信号の奇数／ヤ′リティを運ぶ。

リードクロック信号は制御器ユニットへのステータスお
よびデータの同期をとるためにディスク駆動ユニットに
よって作導出されるクロック信号でちる。このリードク
ロック信号のノ・イからローへの変化はパス・インサイ
クルの中央を規定する。

ステータス／データレディ信号は、駆動ユニットがリー
ドデータまたはステータスをパス・インク−プルに与え
ている状態のパス・インサイクルの間、駆動ユニットに
よりて表明（アサート）される。ステータス／データレ
ディ信号は駆動ユニットのデータ受信準備ができたこと
を示す九めＫ、書込み動作中に１つのパス・インサイク
ルに対してｔ４ルス出力される。ステータス／データレ
ディ信号はまた選択された状態を示すために他の連続信
号の中にも使用される。エラー信号は機能実行中に少な
くとも１つのエラー状態があった場合に、ダン信号と共
に送られる。前記ダン信号はコマンドの完了を示してお
〕、これが使用された時は１つのパス・インサイクルの
表明である。レディ信号は駆動ユニットが制御器ユニッ
トのコマンドを受信できる可能性を示すレベルである。

インデックス／セクタマーク信号はコード化されたイン
デ、クスとセクタマーク情報を運ぶものであシ、これが
単一のパス・インサイクルの開動作するときはセクタマ
ークを示し、連続した２つのパス・インサイクルの開動
作するときはインデックスマークを示す。ステータス／
ぐリティ信号はステータＶデータレディ信号と、エラー
信号と、ダン信号およびレディ信号の奇数／やりティを
運ぶ。これら４つの信号のレベルは検査され、そしてス
テータス・クリティ信号が５つの信号のグループに奇数
パリティを与えるためにセットまたはクリアされる。

ステータスフ４リテイ信号はレディ信号が動作中である
バス・インサイクルにおいて有効である。バス・インピ
ット信号は駆動ユニットから制御器ユニットへの１６ビ
ツトからなるワイドデータバスを形成する。バス・イン
パリティ信号はバス・インピット信号用の奇数・ぐリテ
ィを運ぶ。バス・イン・ぐリティはレディ信号が動作し
てい゛る間だけバス・インサイクルにおいて有効である
。

動作の実行 第２図と第１表に示され、そして今までに手短かに説明
されたインタフェース信号の実行および動作は、ここで
第３図および第４図を参照して説明されるが、これらは
制御器ユニット５０〜５３およびディスク駆動ユニット
６０〜６３のうちの１つのブロック図にそれぞれ単純化
されている。

制御器ユニツ）の第１の機能はマルチプレクサ３０と対
応するディスク駆動ユニットの中のデスキューバッファ
との間のデータのパ憂７ア（緩衝）を行なうことである
。この目的のためにバッファ１００が与えられている。

このバッファ１００は、その記憶手段の容量が少なくと
も１０２４個の１７ビツトから或るデータワードあるい
はパーセルを備えていることが好ましく、そうすればバ
ッファ１００は１つまたは複数の連続する転送サイクル
の間に、１つまたは複数の割シ込みのないデータの流れ
を送信あるいは受信する。バッファ１００には入力１０
２または１０４のどちらからでも入力することができ、
これらの入力はバス・インビットのデータラインを介し
てディスク駆動ユニットから、あるいはマルチプレクサ
３０のデータ経路からのどちらからでもそれぞれデータ
を受信する。マルチプレクサ１０６は前記２つの信号源
のどちらかを選択するために設けられている。

同様に、バッファ１００は出力１１０または１１２のど
ちらからでも出力することができ、これらの出力はバス
・アウトビットのデータラインを介して駆動ユニットに
、そしてマルチプレクサ３０のデータラインにそれぞれ
接続されている。マルチプレクサ１１４はどちらかの出
力経路を選択するために設けられている。

インクリメンタあるいはカウンタ１２２を含むアドレス
コントロール（アドレス制御回路）１２０は、バッファ
１００が入力サイクルである間そして出力サイク″ルで
ある間、シ々ッファ１００のアドレスを行うために設け
られている。制御回路１２４と１２６はアドレス制御回
路１２０のモニタおよび制御と、マルチプレクサ１０６
と１１４の多重経路の選択を行うために設けられている
。制御回路１２４は入力１３０を経由してディスク駆動
ユニットから入力されるリードクロック信号、ステータ
ス／データレディ信号、エラー信号、ダン信号、レディ
信号、マーク信号およびステータス・クリティ信号を受
信する。制御回路１２６は出力１３２を経由してディス
ク駆動ユニットに出力するライトクロック信号、ファン
クション／データレディ信号、ファンクションコード信
号および＝−ド・欅すティ信号を発生する。制御回路１
２６はマルチプレクサ３０からの機能コマンドと制御”
ラメ、りを入力１０４、レジスタ１４０および信号経路
１３４を経由して受信し、そしてまたこの制御回路１２
６は信号経路１３６を介して制御回路１２４に接続され
ておシ、これら２つの制御回路は共働して制御器ユニッ
トの中を通過する情報の流れを制御する。制御回路１２
４と１２６とはここでは別々に描かれているが、これは
単に制御機能の説明を都合良くするためであシ、制御回
路はとにかくそれによって実行される必要がある機能に
一致した実行を行なうことを理解されたい。

一般に、マルチプレクサ３０から受信した機能コマンド
は、制御回路１２６にモニタされると共に４つの機能コ
ード信号の形で出力１３２に導かれ、この時制御−路１
２６はまた５つの信号の間の奇数・ぐリティを維持する
ために、コードパリティ信号のセツティングを行なう。

シリンダ選択用やヘッド選択用の／４′ラメータのよう
な制御・２ラメータは、（バス・アウトビットラインを
通じて）出力１１０からディスク駆動ユニットへ出力さ
れるために、一般にレジスタ１４０と÷ルチグレク・す
１１４を通る経路をとるが、このとき制御回路１２６か
らの機能コマンドに・同期していることが望ましい。通
常、機能コマンドと制御パラメータとは入力１０４から
１つの制御ワードとして受信され、そして次に上述した
経路を経て適切なインタフェース用信号経路に達し、そ
してこれによりディスク駆動ユニットに送ら・れる。バ
ッファ１００からのノクラメータの転送およびデータの
転送のために、ノ４１Ｊティ発生器１４２が設けられて
おり、これが１６個のバス・アウトビット信号用の奇数
ノ９リティを発生する。

ディスク駆動ユニットから制御器ユニットへデータを運
ぶことに加えて、バス・インピットラインはまたディス
ク駆動ユニットのステータスバーセル、通常は駆動ユニ
ットの機能の完了として送信される、を運び、ディスク
駆動ユニットの動作の確認を制御ユニットあるいはし勺
プロセッサが行ないたい時の確認用に使用する。ステー
タス・ぐ−セルは、これがバス・インピットラインに現
われたことが入力１３０において予め決められたステー
タス信号とダン信号の組合せによって示され、制御回路
１２４によってデコードされた時に、制御回路１２４と
１２６の働きにより信号経路１４６、レジスタ１４４お
よびマルチプレクサ１１４の経路をたどって出力１１２
に至る。

以下金白 第４図によりディスク駆動ユニット６０〜６３の一般的
な構成を説明する。デスキ晶−パッ７ア２００がこの実
施例ではディスク駆動ユニットである記憶装置媒体２０
２と制御器ユニツ）５０〜５３との間のデータのバッフ
ァを行なうために設けられている。バッフ７２００は制
御器ユニットからの１６個のバス・アウトビット信号と
バス・アウトパリティ信号とを受傷する入力２０４を介
してデータを受は取シ、マルチプレクサ２２６を経由し
て１６本のバス・インピット信号ラインを有する出力２
０６からデータを送導出す。Ａ？リティ発生器２０８は
バス・インノ９リティ信号を発生し、奇数パリ、ティを
与える。

アドレス制御回路２１０はデスキューバッファ２００へ
の基準信号を発生し、そしてインクリメーンタまたはカ
ウンタ２１２を備えている。制御回路２．１６と２１８
は、入力２２０において受信される機能コマンドと入力
２０４において受信されレジスタ２２２を通過するノ４
ラメータに応答して、アドレス制御回路２１０と記憶装
置媒体２０２のアドレスを行なうための制御信号を与え
るために設けられている。制御回路２１８は、９出力２
３０と２０６を介したディスク駆動ユニットから制御器
ユニットへの情報の転送に共働するため、そして転送を
制御するために使用される、リードクロック信号、ステ
ータス／データレディ信号、エラー信号、ダン信号、レ
ディ信号、マーク信号およびステータスノｆｊＪティ信
号を発生する。制御回路２１８はまたマルチプレクサ２
２６を制御して、バッフ７２００からのデータ、または
制御回路２１８に保持されていてレジスタ２２４を通じ
てマルチプレクサ２２６に至る駆動ユニットのステータ
スノぐ−セルのうちのどちらか一方を選択して出力２０
６に伝達し、バス・インピット信号ラインを介して制御
器ユニットに送信する。第３図の制御回路１２４と１２
６の場合と同様に、制御回路２１６と２１８とは説明を
都合よくするために単に分けて図示されているにすぎな
い。

グロトコルとタイミング 第２図および第１表と第２表に示された本発明における
インタフェース用信号の発生および実行を以上のように
一般的に説明したが、本発明はまた、信号の組合せおよ
び連続によるコマンド、／９ラメータ、ステータスおよ
びデータの転送を行うためのプロトコル機能を備えたイ
ンタフェースシステムをも提供するもので６Ｊ）、ここ
ではその詳細についてまずインタフェースを通じて実行
される読出しくリード）および書込み（ライト）の動作
の説明から行なう。第５図を参照すると、ディスク駆動
ユニット６０〜６３に書込み動作を行うためのタイミン
グダイヤグラムが図示されている。

上述したように、ライトクロック信号、ファンク７　ｗ
　；／／　ｆ’−タレディ信号、ファンクシ璽ンコード
信号およびパス・アウトビット信号は制御器ユニッ＋か
ら送出され、対応するディスク駆動ユニットによりて受
信される。また、リードクロック信号、ステータス／デ
ータレディ信号、パス・インビット信号、工２−信号お
よびダン信号はディスク駆動ユニットから送出され、対
応する制御器ユニットによって受信される。図に示すよ
うＫ。

制御器ユニットからディスク駆動ユニットに送られる信
号と、ディスク駆動ユニットから制御器ユニットに送ら
れる信号とは、ライトクロック信号とリードクロック信
号とによってそれぞれユニット間の回路の中で同期させ
られる。

瞥込み動作を開始するために、「ライト」ファンクシ四
ンコード３０（１，ファンクション／データレゾイノや
ルス３０４と共にライトクロック信号３０２の端部が立
ち上った時にこれと同期して、４本のコード信号ライン
を通じて駆動ユニットに与えられる。ライトファンクシ
璽ンコードとファンクシ胃ン／データレゾイノ母ルスに
同時発生的に制御／ぐラメータのワードまた祉パーセル
３０３がパスアウトビット信号ラインに与えられる。制
御）４２メータ３０３は駆動ユニットを明確にするため
に使用され、いくりかの付加装置または機能（オゾン冒
ン）が可能な状態でそのセクタに書込みを行ない、「次
」のヘッド番号あるいは書込与動作の特別な型の実行を
行ない、ディスク駆動ユニットの中に与えられているよ
うに本発明が使用されることが好ましい。信号が入力さ
れた駆動ユニットは、もし可能であシ、そしてデータを
受信する準備ができていれば、信号制御器ユニットにリ
ードクロック信号３１２に同期させてステータス／デー
タレフ”４ノぐルス３１０を送信し、この状態では工２
−信号３１４とダン信号３１６はローレベルに保持され
ているが、しかしながらもしエラー信号とダン信号がハ
イレベルであると、ディスク駆動ユニットが転送を行え
なくなった時に転送の終了が発生する。と９組合せおよ
び信号の連続は「ｒ−夕要求」を備えている。前記制御
器ユニットは書込みデータを、受信側の駆動ユニットの
デスキエー／々ツ７７にパス・アウトビットラインによ
って送信するように作動する。書込みデータが転送され
ると、制御器ユニットのバッファ１００が制御回路１２
６において発生されるライトクロック信号に時間合せ（
クロック）される。

制御回路１２６はライトクロック信号を受信すると共に
デスキ為−パッファ２００をクロックし、その結果送信
されたデータがバッファ１００からバッファ２００へ同
期されて転送される。

波形図に示されるように、制御器ユニットはＷｌ〜Ｗ１
６の１６個のワードあるいは１４−セル３２０を、サイ
クル３２２で開始される１６個の連続したライトクロッ
ク信号のサイクルに同期させて転送する。駆動ユニット
への転送の種類を示す信号を出力するために、制御器ユ
ニットは１６個のクロックの期間に相当するファンクッ
ション／データレゾイノ４ルス３２６と同時発生する「
データ」ファンクッシ璽ンコード３２４をコード信号ラ
インを通じて与える。制御回路２１６は「データ」ファ
ンクッシ冒ンコードを受信し、そしてこれをデコード（
解読）するので、前記デスキ為−パッファ２００は有効
なデータがパスアウトビット信号ラインに現われた時だ
けクロックされる。

１６個の７母−セルの転送がひとたび終了すると、他の
データ要求が駆動ユニットによってなされ、これに応答
して他のデータの転送、すなわち１６個のパーセルの転
送が今説明したように行なわれる。このこと拡全部で１
２８個の転送サイクルが終了するまで、言い換えれば全
部で１２８個の・やケラト（束）が転送されるまで連続
してくシ返される。制御回路１２４，１２６，２１６，
２１８はデータのノ’！？−セルおよびパケットの転送
を制御するために、データフ４−セルおよび７４ケツト
の転送をモニタかつカウントし、データ要求を発生し、
そしてこれらの正しい個数°が送信されたあるいは受信
されたかを確認する。

転送においてエラー検出が発生しなかった時は、エラー
信号３３２とステータス／−７”−タレディ信号３３４
とがそれぞれローレベルの状態で、パルス列は通常１個
のダンパルス３３０によって構成される。もし転送中の
ある時点でエラーが検出された時は、ステータス／デー
タレディ信号３４６がローレベルの状態のもとで、リー
ドクロックサイクル３４４　ＫＨ２するダンパルス３４
２に同期して、参照番号３４２で示されるエラーノ４／
ルスが送信される。今述べたエラ一時の完了ステータス
はデータバスのｉ４リティエラーかあるいは機能エラー
かのどちらかを意味してい″る・ 第６図の読出しくリード）動作のタイミングダイアダラ
ムを参照すると、とこにはディスク駆動ユニットから制
御ユニット・＼のデータの転送状態が説明されている。

読出し動作を開神するために、ライトクロックサイクル
３６４に同期したファンクション／データレディパルス
３６２と共に「リード」ファンクションコード３６０が
ファンクシロンコード信号ラインを通じて与えられる。

また、「ライト」ファンクシロンと同じように、制御・
母うメータ３６１のワードあるいは／賃−セルがパスア
ウトビット信号ラインによって与えられる。前記制御パ
ラメータは書込み動作に関する指示のなされた同じ種類
のオプシ菅ンを明確にする。制御回路２１６はコマンド
をデコードし、そして制御同口２１６と２１８の監督の
もとてｆ４スク駆動ユニットはＷｌ〜Ｗ１６の１６個の
データパーセル３７０の最初の転送忙応答するが、この
ときデータパーセル３７０の各個は１つのサイクル３７
２によって開始されるリードクロック信号の連続したサ
イクルに同期させられ、またこの状態でステータス／デ
ータレディ信号３７４は転送の継続時間中ハイレベルに
保持され、″工２−信号３７６とダン（Ｆ１３７８とは
ローレベルに保たれている。しかしながら、もしエラー
信号とダン信号とが２１イレペルのときは、駆動ユニッ
トが転送を行うヒとができないと判断したときに′生じ
るように、転送が終了させられる。

転送が進むと、データを受信する制御器ユニットは、最
初の転送サイクル中に他の１６個のデータ／ぐ−セルの
転送を、ライトクロックサイクル３８２に基づいて要求
するが、これは制御回路１２６と出力を経由するファン
クション／データレディパルス３８４　ト共に、　７　
ｙンクシ目ンコード信号ラインを通る「データ」ファン
クションコード３８４を与えるととによって行なわれる
。

このようにして、第２のあるいはそれ以降のデータ転送
３９０が駆動ユニットの中で開始され、そして前述した
ように他の１６個のパーセルが要求を行った制御器ユニ
ットに対して転送される。この信号の流れは、前述の書
込みサイクル、そこで杜制御回路１２６が他のパケット
のための信号を出力する前に、１６個のデータパーセル
が全て受信されるまで待たない、における信号の流れと
異なる。その代わシ、制御器ユニットはｔｔ＃’！’１
２個のパーセルが受信された後に残シはやがて現われる
と推定し、そして「先にジャンプ」する方向にｉんで他
のパケットのための信号を出力する。ケーブルの信号伝
達遅延のために、駆動ユニットの制御回路２１６は１６
個のパーセルの最後のツク−セルが転送されてしまった
後までデータ要求を受信することができず、従ってデー
タ要求は保留されてとどまっている。しかしながら、す
でに周知のように、データ要求信号の伝達に起因する遅
延は実質的に減少させることができ、そして全体として
の転送レートはそれによって増大する。ケーブル配索の
長さは変更することができるために先にジャンプする時
間を調節することができるので、データのための更なる
要求の信号はデータフ４−セルがいくつ受信された後で
も送ることができる。

例えば、比較的短いケーブルの場合は、データはそのｉ
４−セルが１４あるいは１５個受信されるまで出力され
る必要はないが、比較的長いケーブルの場合は、１０個
かその程度のパーセルが受信された後に出力される必要
がある。さらに、先ヘジャンプする時間は明確にクロッ
ク信号の周波数によって決まる。その上、これと同様の
データ要求動作が書込み動作においても実行され、その
場合はステータス／データレディ信号が、制御器ユニッ
トからの１６個全てのバーセルの受信が駆動ユニットに
よって行なわれる前に表明される。

書込み動作と同じように、前述した要求−転送の工程は
、全部で１２８の転送サイクルがエラーの生じない状態
で完了する省で継続する。書込み動作においては、制御
回路１２４，１２６，２１６゜２１８がデータフ４−セ
ルおよびパケットの転送をモニタおよびカウントしてそ
の転送を制御し、データの要求信号を発生するとともに
正しい数が送信されたか、°あるいは受信されたかを確
認する。

エラーの発生がない場合つまル正常に送受信が完了した
場合は、参照番号３９２で示されるような信号が以前に
述べた書込み動作時の場合と同様にして通常発せられる
。エラー発生時の完了ステータスは、一般に参照番号３
９４で示される形で与えられるが、これも書込み動作に
関して上述したのと同じように、データ転送の場合ある
いは機能転送の場合のどちらの場合においてもエラーが
５発生した場合に与えられる。

第７図に示されるように、リードクロック信号は５０％
のデユーティ比のサイクルでその周期が約７５　ｎｇを
好ましくは必要とする。ダン信号とステータス信号（す
なわちステータス／データレディ信号、エラー信号、レ
ディ信号、マーク信号、ステータス・ぐリティ信号）と
、そしてパス・インビット（パリティを含む）信号は２
０ｎｓのセットアツプ時間ＴＢと２０　ｎｓのホールド
時間Ｔｈとを備えていることが望ましい。同様に第８図
に示されるように、前記ライトクロック信号も５０チの
デユーティ比のサイクルで、その周期が約７５　ｎｓで
アル。７アンク’／ｍン／データレｒイＭ号、コード０
〜３の信号、バス・アウトピッ゛ト０〜１５の信号およ
び／’Ｐリティ信号のセットアツプ時間ＴＢとホールド
信号Ｔｈは共に２０　ｎａである。前記リードクロック
信号とライトクロック信号の両者の立上少時間および立
下少時間は最大４．５ｎｓ″Ｃある。

−リード信号およびライト信号のタイミングをとるため
に、その中央部がハイからローへと変化するリードまた
はライトクロックサイクルが使用され、信号ラインのケ
ーブルにあるクロック情報を受信ユニットに与える。も
ちろん本発明の精神や範囲から離れることなしに、すで
に説明した全ての時間にかなシの修正を加えることは可
能である。

他のプロトコルおよび他の付加装置または機能これまで
には本発明のインタフェースシステムの読出し動作と書
込み動作の実行という２つの特徴的な実行についてだけ
説明されているが、その他の数多くの動作を実行するた
めに全く同様の実行技術が使用されるというととは理解
されるべきである。とりわけ１６個までの異なる「主要
な」機能は４つのコード信号によって規定される。これ
ら１６個の主要な機能は第３表に示されているが、これ
らは各機能に対ルするコード信号２０゜２１．２２’、
２３の１つ１つの組合せにより与えられる。

第３表 ００００　　　　エコー ０００１　　　　セレクト ００１０　　　　　リード ００１１　　　　ライト ｏｉｏｏ　　　　　ヘッドセレクト ０１０１　　　　シリンダセレクト ０１．１０　　　　７”−タトランスファＱｌｌｌ　　
　　　セレクトステータス１０００　　　　ゼネラルス
テータス １００１　　　　ダイアグノスティック１０１０　　　
　　リスタート Ｒｏｌｌ　　　　　　リセット １１００　　　　クリア・フォールト １１０１　　　　　リターン・トク・ゼロ１１１１　　
　　　　リリーズ 主要な機能は前夫にも示すようにエコー、セレクト、リ
ード、ライト、ヘッドセレクト、シリンダセレクト、デ
ータトランスファ、セレクトステータス、ゼネラルステ
ータス、ダイアグノスティック、リスタート、リセット
、クリア・フォールト、リターン・トウ・ゼロ、リリー
ノ・オポジットチャネル・アンド・セレクト、およびリ
リーノを含む。ある場合、例えばリード、ライトおよび
シリンダセレクト機能に対しては、これを明確にするた
めにパス・アウトビット信号を使用する追加のパラメー
タが与えられ、例えば読出しと書込み動作において必要
な読み書き用のセクタや、シリンダ選択機能において選
択されるシリンダの数を明確にする。しかも、第２のあ
るいは小さな機能もパラメータによって明確にされる。

さらにその上、例えば、書込み機能は以下に示す種々の
異なった形態をとるのである。

１）ディスク盤への書込みデータの記録、２）セレクタ
ＩＤの書込み、 ３）駆動ユニットのバッファへの書込み、等。

これら書込み機能の異なったオプシ目ンは・パラメータ
ワードの４ピツトの範囲で与えられる。

もちろんその他の種々の読出し機能のオプシ冒ンも同じ
方法で与えられる。その他の例では、状態機能はいっそ
う多数の形態をとる。多くの周辺装置の場合は、その内
部に多数の複数ビットのステータスレジスタが保持され
ているので、例えば広範囲な装置の状態そのものが、ス
テータス機能の状態でレジスタを読出すことＫより得ら
れ、このことは特にエラーの発生後に有効である。この
ようにして、多くのビットはレジスタの各個を独立に明
確にする、あるいはアドレスすることが必要となシ、ぞ
してこれらのビットはステータス機能に付随する／４’
ラメータワードの中に与えられる。

要するに、これにより複数の小さなパーセルのステータ
ス機能が提供され、その各個はステータスレジスタの相
異なる１個を読出す。

しかしながら、例えばリスタートおよびリセット機能の
ような・ｆラメータを全く必要としない機能もあシ、こ
れらの場合はバスアウトビット信号が機能が完全である
ことの証明を助けるために予め決められたＡＩエタノン
セットされる。なお、ノ々スアウトビットの全てがノ臂
ラメ−タワー、ドとして使用される必要ｉなく、使用さ
れないビ・トは無視されるか、そのような扱いを受ける
。

上述した読出しおよび書込み動作はデータパーセルの転
送を含むが、ステータス要求機能のような多くの動作は
単一のパーセルの転送に終ってしまう。これらの転送は
、もちろん単一のリードまたはライトクロックサイクル
の間で転送が完了し、その後で完了した信号が出力され
るという場合を除いて、読出しまたは書込み転送と同じ
信号の組合せおよびタイミングを使用することによって
なしとげられる。その上、読出しおよび書込み動作に関
連して表わされる同じ信号の組合せ、あるいは信号の連
続は、駆動ユニットによって信号が完了したことを示す
のに使用される。

以上のように本発明のインタフェースシステムの実行の
様子が、制御器ユニット−ディスク駆動ユニット間の具
体例で説明されたが、本発明はそのような用途のみに限
定されるものではない。これらの優れた技術を御理解い
ただければ、本発明はデータまたは制御情報を転送する
必要があるどのような端子の対の間においてもインタフ
ェースを行なうために使用されることがわかるであろう
。

以上説明したように１本発明によれば単純で、経済的で
用途が多く、そして高速であるインタフェースシステム
、特に比較的長い距離の間でデータを移動させるのに使
用するインタフェースシステムが提供される。

前述において本発明が好適実施例について記述されたが
、添付の特許請求の範囲に規定される本発明の精神およ
び範囲を逸脱することなく、種々の変形がなされ得るこ
とを、当業者は認識するであろう。

【図面の簡単な説明】

第１図ハ本発明のインタフェースシステムの好適な実施
例を示す概念的！ロック図、第２図は本発明のインタフ
ェース７ステムを構成する信号およびこれらの信号の実
行される様子を示す説明図、第３図は本発明の制御器ユ
ニットの概略を示すブロック図、第４図は本発明のディ
スク駆動ユニットの１つの概略を示すブロック図、第５
図は本発明のインタフェースシステムの書込み動作用の
タイミングダイアダラムを示す波形図、第６図は本発明
のインタフェースシステムの読出し動作用のタイミング
ダイアダラムを示す波形図、蔗７図は本発明の制御器か
らディスク駆動ユニットに送られる情報の転送周期用の
信号タイミングの戸イミングダイヤグラムを示す波形図
、第８図は本発明のディスク駆動ユニットから制御器へ
の情報の転送周期用の信号タイミングのタイミングダイ
ヤグラムを示す波形図である。 １０・・・Ｉｌｏ　ｆロセッサ、１２・・・ＤＭＡポー
ト、１４・・・ＤＭＡチャネル、１６・・・他のチャネ
ル、３０・・・チャネルマルチプレクサ、４０，４１，
４２゜４３・・・インタフェース経路、５０，５１．５
２゜５３・・・制御ユニット、ｇｏ、６１，６２．６３
・・・ディスク駆動ユニット、１００・・・バッファ、
１０２゜１　’Ｑ　４・・・入力、１０６・・・マルチ
プレクサ、１’ＩＯ。 １１２・・・出力、１１４・・・マルチプレクサ、１２
０・・・アドレス制御回路、１２２・・・カウンタ、１
２４゜１２６・・・制御回路、１３０　申入力、１３２
・・・出力、１３６−・・信号経路、１４０，１４４・
・・レジスタ、１４２・・・パリティ発生器％２００・
・・デスキューバッファ、２０２・・・記憶装置媒体、
２０４・・・入力、２０６・・・出力、２０８・・・／
ｆリティ発生器、２１０・・・アートレス制御回路、２
１２・・・カウンタ、２１６゜２１８・・・制御回路、
２２０川入力、２２２・・・レジスタ、２２６・・・マ
ルチプレクサ、２３０・・・出力、３００・・・ライト
ファンクシ田ンコー）’、３０２・・・ライトクロック
信号、３０３・・・制御パラメータ、３０４・・・ファ
ンクシｍ　：／／ｙ−一タレディパルス、３１０・・・
ステータス／７ｈ−タレディパルス、３１２・・・リー
ドクロック信号、３１４・・・エラー信号、３１６・・
・ダン（完了）信号、３２０・・・ワードまたはノぐ−
セル、３２２・・・ライトクロックサイクル、３２４・
・・「データ」ファンクク冒ンコード、３２６・・・フ
ァンクシ璽ン／データレゾイノ母ルス、３３０・・・メ
ンパルス、３３２・・・ステータス／データレディ信号
、３３４・・・リードクロックサイクル、３４０・・・
エラーパルス、３４２・・・ダンパルス、３４４・・・
リードクロックサイクル、３４６・・・ステータス／テ
ゝ−タレディイ８号、３６０・・・「リード」７アンク
’／ｍンコード、３６１・・・制御／ぞラメータ、３６
２・・・フチ／クシ甘ン／せ−タレディしクルス、３６
４・・・ライトクロックサイクル、３７０・・・データ
ノぐ一セル、３７２・・・リードクロックサイクル、３
７４・・・ステータス／データレディ信号、３７６・・
・エラー信号、３７８・・・ダン信号。

Claims (1)

1. 【特許請求の範囲】 １、第１の端子が第２の端子に情報の送信あるいは情報
   の受信を要求することができる要求・応答インタフェー
   スシステムであって、前記第１の端子から第２の端子に
   転送された情報を同期させるための、第１の端子に協働
   するライトクロック（書込みクロック）手段と、 前記第２の端子から第１の端子に転送された情報を同期
   させるための、第２の端子に協働するリードクロック（
   読出しクロック）手段と、 前記第２の端子に第１の端子からのデータ情報の受信を
   要求するための、第１の端子に協働するライトリクエス
   ト（書込み要求）手段と、 前記ライトリクエスト手段からの要求に応答して、前記
   第１の端子に信号を送ってデータ情報を送信させるため
   の、第２の端子に協働するレディシグナル（準備完了信
   号）手段と、 前記レディシグナル手段からの準備完了信号に応答して
   、前記第１の端子から第２の端子へ予め決められた複数
   のデータ情報を、前記ライトクロック手段の連続サイク
   ルに従ったパーセルの状態で転送するための、前記第１
   の端子に協働する書込データ情報の転送手段とを備えた
   要求・応答インタフェースシステム。 ２、第１の端子が第２の端子に情報の送信あるいは情報
   の受信を要求することができるインタフェースシステム
   であって、更に、 第１の端子によって受信されるデータ情報の送信を前記
   第２の端子に要求するための、第１の端子に協働するリ
   ードコマンドリクエスト手段と、前記リードコマンドリ
   クエスト手段からの読出し要求に応答して、予め決めら
   れた複数のデータ情報を、前記リードクロック手段の連
   続サイクルに従って転送されるパーセルにして第２の端
   子から第１の端子に転送するための、第２の端子に協働
   するリードデータ情報転送手段とを含んだ特許請求の範
   囲第１項記載の要求・応答インタフェースシステム。 ３、第１の端子にデータ情報を送らせるための連続信号
   と、その結果として生じるデータ転送サイクルを備えた
   データ情報の転送を有するインタフェースシステムであ
   って、このインタフェースシステムがデータ転送サイク
   ルの終わりを検知し、その結果、前記レディシグナル手
   段に前記第１の端子へ信号を出力させて他の予め決めら
   れた複数のデータパーセルを送信させるための、前記第
   ２の端子に協働する手段を含んでいる特許請求の範囲第
   ２項記載の要求・応答インタフェースシステム。 ４、第１の端子にデータ情報を送らせるための連続信号
   と、その結果として生じるデータ転送サイクルを備えた
   データ情報の転送を有するインタフェースシステムであ
   って、このインタフェースシステムは前記レディシグナ
   ル手段に前記第１の端子への信号を出力させ、この第１
   の端子に他の予め決められた複数のデータパーセルを、
   現在のデータ転送サイクルが完了する前に、送信させる
   ための前記第２の端子に協働する手段を含んでいる特許
   請求の範囲第２項記載の要求・応答インタフェースシス
   テム。 ５、前記検出手段が前記ライトリクエスト手段からの最
   も新しい要求があってから起こる転送サイクルの数を数
   える手段を含み、予め決められた数の転送サイクルが完
   了した時にはそれ以上の準備完了信号の発生を停止させ
   るインタフェースシステムであって、予め決められた数
   の転送サイクルの中で転送されるデータパーセルはデー
   タの記録を備えている特許請求の範囲第３項記載の要求
   ・応答インタフェースシステム。 ６、前記予め決められた数の転送サイクルが完了したこ
   とを検知し、そして前記第２の端子がデータ記録の転送
   を完了したという信号を前記第１の端子に送るための、
   第２の端子に協働するライトダン信号手段を更に含んで
   なる特許請求の範囲第５項記載の要求・応答インタフェ
   ースシステム。 ７、データ情報の連続した要求と、その結果として生じ
   るコマンド転送サイクルを備えたデータ情報の転送を行
   うインタフェースシステムであって、このインタフェー
   スシステムは現在の転送サイクルの終了前の予め決めら
   れた時間に動作して前記第２の端子に信号を送り、これ
   に予め決められた他の複数のデータパーセルを送信させ
   る、前記第１の端子に協働する信号回復手段を含んでな
   る特許請求の範囲第２項記載の要求・応答インタフェー
   スシステム。 ８、前記リードコマンド要求手段からの連続する要求と
   、その結果生じるコマンド転送サイクルを備えたデータ
   情報の転送を行うインタフェースシステムであって、こ
   のインタフェースシステムはコマンド転送サイクルの終
   わりに動作して前記第２の端子に信号を送り、これに予
   め決められたその他の複数のデータパーセルを送信させ
   る、前記第１の端子に協働する信号回復手段を含んでな
   る特許請求の範囲第２項記載の要求・応答インタフェー
   スシステム。 ９、前記信号回復手段が前記コマンド転送サイクルの終
   わりに動作して信号回復手段によって開始される転送サ
   イクルの終わりを検知し、そして信号回復手段に前記第
   ２の端子に信号を送らせてこれに他の予め決められた複
   数のデータパーセルを送信させる特許請求の範囲第８項
   記載の要求・応答インタフェースシステム。 １０、前記信号回復手段が前記リードコマンドリクエス
   ト手段からの最も新しい要求があってから起こる転送サ
   イクルの数を数える手段を含み、予め決められた数の転
   送サイクルが完了した時にはそれ以上の回復信号の発生
   を停止させるインタフェースシステムであって、予め決
   められた数の転送サイクルの中で転送されるデータパー
   セルはデータの記録を備えている特許請求の範囲第９項
   記載の要求・応答インタフェースシステム。 １１、前記第２の端子がデータ記録の転送を完了したと
   いう信号を前記第１の端子に送るための、第２の端子に
   協働するリードダン信号手段を更に含む特許請求の範囲
   第１０項記載の要求・応答インタフェースシステム。 １２、第１の端子が第２の端子に情報の送信あるいは情
   報の受信を要求することができる要求・応答インタフェ
   ースシステムであって、このシステムは、 （ａ）前記第１の端子に協働し、次の信号（ａ１）（ａ
   ２）（ａ３）すなわち、 （ａ１）第１の端子に始まり第２の端子で終わる同期情
   報転送用のライトクロック信号、 （ａ２）前記ライトクロック信号の或るサイクルの間に
   機能ワードを形成する複数の機能コード信号、 （ａ３）前記ライトクロック信号のサイクルの中で、前
   記機能コード信号により機能ワードが形成されたことを
   示す機能レディ信号を発生する制御および同期信号手段
   ； （ｂ）前記第１の端子に協働し、前記ライトクロック信
   号の或るサイクルの間に、データパーセルを形成する複
   数のデータアウト信号を発生するデータアウト信号手段
   ； （ｃ）前記第２の端子に協働し、次の信号（ｃ１）（ｃ
   ２）すなわち、 （ｃ１）第２の端子に始まり第１の端子で終わる同期情
   報転送用のリードクロック信号、 （ｃ２）第１と第２の端子間のデータあるいはステータ
   ス情報の転送と同等に使用されるステータス・データ、
   レディ信号、を発生する制御および同期信号手段；およ
   び、 （ｄ）前記第２の端子に協働し、前記リードクロック信
   号の或るサイクルの間に、データパーセルを形成する複
   数のデータイン信号を発生するデータイン信号手段；を
   具備する要求・応答インタフェースシステム。 １３、第１の端子が第２の端子に情報の送信あるいは情
   報の受信を要求することができる要求・応答インタフェ
   ースシステムであって、このシステムは、 （ａ）前記第１の端子に協働し、次の信号（ａ１）、（
   ａ２）、（ａ３）、（ａ４）すなわち、 （ａ１）第１の端子に始まり第２の端子で終わる同期情
   報転送用のライトクロック信号、 （ａ２）前記ライトクロック信号の或るサイクルの間に
   機能ワードを形成する複数の機能コード信号、 （ａ３）前記ライトクロック信号のサイクルの中で、前
   記機能コード信号により機能ワードが形成されたことを
   示す機能レディ信号、 （ａ４）機能コードパリティ信号、を発生する制御およ
   び同期信号手段；および （ｂ）前記第１の端子に協働し、前記ライトクロック信
   号の或るサイクルの間に、データパーセルを形成する複
   数のデータアウト信号を発生し、そしてデータアウトパ
   リティ信号を発生するためのデータアウト信号手段； （ｃ）前記第２の端子に協働し、次の信号（ｃ１）、（
   ｃ２）、（ｃ３）、（ｃ４）、（ｃ５）、（ｃ６）すな
   わち、 （ｃ１）第２の端子に始まり第１の端子で終わる同期情
   報転送用のリードクロック信号、 （ｃ２）第１と第２の端子間のデータあるいはステータ
   ス情報の転送と同等に使用されるステータス・データレ
   ディ信号、 （ｃ３）第２の端子にエラー状態が存在することを第１
   の端子に示すためのエラー信号、 （ｃ４）第２の端子の動作準備ができていることを示す
   レディ信号、 （ｃ５）第２の端子において選択された状態が起こった
   ことを示すマーキング信号、 （ｃ６）ステータスパリティ信号、を発生する制御およ
   び同期信号手段；および （ｄ）前記第２の端子に協働し、前記リードクロック信
   号の或るサイクルの間に、データの組を形成する複数の
   データイン信号を発生し、そしてデータインパリティ信
   号を発生するためのデータイン信号手段；を具備する要
   求・応答インタフェースシステム。 １４、第１の端子が第２の端子に情報の送信あるいは情
   報の受信を要求することができる要求・応答インタフェ
   ースシステムにおける前記第１および第２の端子間にデ
   ータパーセルを転送する方法であって、 この要求・応答インタフェースシステムは、前記第１の
   端子が第１の端子に始まり第２の端子で終わる同期情報
   転送用のライトクロック信号と、このライトクロック信
   号の或るサイクルの間に機能ワードを形成する複数の機
   能コード信号と、前記ライトクロック信号のサイクルの
   中で、前記機能コード信号により機能ワードが形成され
   たことを示す機能レディ信号とを発生する制御および同
   期信号手段と、 前記ライトクロック信号の或るサイクルの間に、データ
   の組を形成する複数のデータアウト信号を発生するデー
   タアウト信号手段 とを含み、そして第２の端子が、 第２の端子に始まり第１の端子で終わる同期情報転送用
   のリードクロック信号と、第１と第２の端子間のデータ
   あるいはステータス情報の転送と同等に使用されるデー
   タレディ信号とを発生する制御および同期信号手段と、 前記リードクロック信号の或るサイクルの間に、データ
   の組を形成する複数のデータイン信号を発生するデータ
   イン信号手段とを含み、 このシステムにおける前記第１と第２の端子間のデータ
   パーセルの転送方法は下記の各段階、すなわち、 （ａ）前記機能コード信号によりデータ転送要求機能を
   生じさせる段階、 （ｂ）前記機能コード信号によって有効な機能コードが
   形成されたということを前記機能レディ信号を用いて送
   信する段階、 （ｃ）前記２番目の機能レディ信号に応答して前記機能
   コード信号を読出す段階、 （ｄ）転送が生じたという前記データレディ信号を送信
   する段階、 （ｅ）前記第１と第２の端子間でクロック信号の連続サ
   イクルに合わせて予め決められた複数のデータパーセル
   を転送する段階、および、 （ｆ）予め決められた回数だけ段階（ｄ）と（ｅ）を自
   動的に繰り返す段階、 を具備するデータパーセルの転送方法。 １５、前記第１の端子から第２の端子へ複数のデータパ
   ーセルを転送する前記段階（ｅ）のデータパーセルの転
   送中に、前記第１の端子がデータ機能コードを形成し、
   この機能コード信号によりデータが転送中であることを
   第２の端子に示すようにした特許請求の範囲第１４項記
   載の信号転送方法。 １６、データレディ信号を送信する前記段階（ｄ）の自
   動的な繰り返しが、複数のデータパーセルを転送する前
   記段階（ｅ）の完了する前に開始される特許請求の範囲
   第１４項記載の信号転送方法。 １７、第１の端子が第２の端子に情報の送信あるいは情
   報の受信を要求することができる要求・応答インタフェ
   ースシステムにおける前記第１および第２の端子間に機
   能およびステータス信号を送信する方法であって、 この要求・応答インタフェースシステムは前記第１の端
   子が、第１の端子に始まり第２の端子で終わる同期情報
   転送用のライトクロック信号と、このライトクロック信
   号の或るサイクルの間に機能ワードを形成する複数の機
   能コード信号と、前記ライトクロック信号のサイクルの
   中で、前記機能コード信号により機能ワードが形成され
   たことを示す機能レディ信号とを発生する制御および同
   期信号手段と、 前記ライトクロック信号の或るサイクルの間に、データ
   パーセルを形成する複数のデータアウト信号を発生する
   データアウト信号手段とを含み、 そして第２の端子が、 第２の端子に始まり第１の端子で終わる同期情報転送用
   のリードクロック信号と、第１と第２の端子間のデータ
   あるいはステータス情報の転送と同等に使用されるデー
   タレディ信号とを発生する制御および同期信号手段と、 前記リードクロック信号の或るサイクルの間に、データ
   の組を形成する複数のデータイン信号を発生するデータ
   イン信号手段とを含み、 このシステムにおける、前記第１の端子と第２の端子間
   の機能およびステータス信号の送信方法は下記の各段階
   、すなわち、 （ａ）前記機能コード信号によりゼネラル機能コードを
   形成する段階、 （ｂ）前記データアウト信号により一層明確な機能コー
   ドを形成する段階、 （ｃ）前記機能レディ信号を用いて、前記機能コード信
   号によって有効な機能コードが形成されたことを送信す
   る段階、 （ｄ）前記機能レディ信号に応答して、前記機能コード
   信号および前記データアウト信号を読出す段階、 （ｅ）前記データイン信号によってステータス情報を形
   成する段階、 （ｆ）ステータスの転送が生じたということを前記デー
   タレディ信号を用いて送信する段階、 （ｇ）前記第１と第２の端子間で前記リードクロック信
   号の１つまたは複数のサイクルに合わせて前記ステータ
   ス情報を転送する段階、 を具備する機能およびステータス信号の送信方法。