JPS59158655A - 直列順序送信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は制用１通信分野、たとえば複数のデータが随時
発生して、ある一定時間内の状態が不変であり、次段の
装置が必要とする周期でしかも直列に順次送信するよつ
な直列順序送信装置に関するものである。

従来例の構成とその問題点 最近、社会の高度化・複雑化に伴ない多量の情報全提供
てさる高度情報通信システムの必要性がとみＶ７Ｃ高１
っている。前記システムは通常多数の情報蓄積機器と多
数の端末機器を有し、これら機器の制呻及び通信１ｃＰ
Ｕ（セントラル・プロセツシング・ユニット）で行なう
形式金とっており、丑だネットワーク化されることもあ
る。このような扁度情報通信ンステムにおいては、通信
割面データも多量複雑になり、伝送速度と信頼性の高い
通信方式が要求され、特に遠距離通信の場合信号遅延の
可能性が大さく、また、データ伝送方式にある規則性金
持たせる手段を構じることが必要となる。

ところが従来のデータＩＩＩ序送信装置としてはシフト
レジスタやカウンタを有した同期方式のもの５、ｓルイ
ｕ：マルチグロセノサンステムにおけるアービタのよう
な非同期式のものである。そのため。

前者の同期方式のものは、サンプリングクロックやシフ
トパルスを必要とし受送信が同期しているため直列順序
送信周期より速い周期のクロックやシフトパルスは使用
でさす、丑だデータの有無に関わらず全てのデータライ
ン全順序通り確認する必要があり、データ受信周期の高
速化は困難であった。さらに送受信全同期化するための
同期信号全必要とした。

１だ、後者のアービタにおいても全てのセルの要求信号
を確認する必要があり、そのだめの時間とシフトパルス
を必要とし、データ送信周期の高速化は困難であっ７λ
。

発明の目的 本発明は、上記のような問題点に鑑みてなされたもので
、その目的とするところは、データ受信のだめのサンプ
リングクロックやシフトパルスを必要とせず高速量・送
信が可能であり、しかも受信と送信とを同期化する同期
信号を必要とせず任意の送信周期に同期して送信でさる
直列順序送信装置全提供するものである。

発明の構成 本発明は随時に発生する複数の受信データ全一時記憶す
る第１のバッファメモリと、前記第１のバッファメモリ
が配憶した複数の受信データに第１次の優先１１１ｒｉ
位を与える第１の選択手段と、前記第１の選択手段が優
先的に選択した複数の受信デーク全一時記憶する第２の
バッファメモリと、前記第２のバッファメモリが記憶し
た複数の受信データに第２の優先順位を与える第２の選
択手段と、次段の装置にデータ全送信する際、そのデー
タ送信の周期に同期して、前記第１．第２のバッファメ
モリが記憶した受信データ全消去するデータ消去手段と
を設けることにより、データの受信周期に依存せず、次
段の装置が必要とする任意の送信周期に同期してデータ
を送信する送信同期式送信が可能となり、併せてサンプ
リングクロック、シフトパルスあるいは同期信号が不要
となったために回路が簡単になり装置が小形となり、更
にあらゆる次段受信装置への対応が容易となる。

実施例の説明 以下、本発明の一実施例につい′Ｃ図面を参照しながら
説明する。

なお本発明の一実施例としてＶＴＲ制韻］装置（以下Ｖ
ＴＲＣと略す）に適用した場合について説明する。

第１図にＶＴＲ制（財）ンステム構成図全示し、第２図
に上記システムを制（財）するために必要どする通信デ
ータ及び信号の種類とそれらの流れを表わしたＶＴＲ制
（財）システム通信図を示す。

第１図、第２図において、Ｖ　Ｔ、　ＲＧ　２０は、Ｃ
ＰＵ１０からのコマンドデータを受信し、そのデータに
基づいてたとえば２４台のＶＴＲ群３０ヘスイノチ信号
５１イ〜７４イを送出し、２４台のＶＴＲ群３０のＶＴ
Ｒの動態を表わすＬＡＭＰ信号５１０〜７４０と、ＶＴ
Ｒテープの走行位置を表わすＣｕｅ　（キュー）トーン
５１ハ〜γ４ハとを受信し、ＶＴＲの動態変化とＣｕｅ
信号をステータスデータとしてｃｐｕｉｏへ送信すると
ともに、ＶＴＲの動態全表示する。ここで、第２図に示
すようにコマンドデータはＳＴＢ　（ストローブ）信号
４２とＶＴＲアドレス・コマンド４３とかラナリ、１だ
ステータステータは１ＲＴ（割込み）信号４４とＶＴＲ
アドレス・ステータス４５とからなる。さらに第３医ｔ
／１ｌｌｌ：ＰＵ−４ＴＲＣ間の通信データのビットマ
ツプを示す。ここで上りデータＢ。

下りデータＡ共にＶＴＲアドレス４３１Ｌ、４５＆のみ
が２進数であり他はピント対応となっている。

寸たＡ　ＣＫ　（Ａｃｋｎｏｗｌｅｄｇｅ　）信号４６
はｃｐｔｚ　Ｏがステータスデータの受信全完了した時
に発生し。

ＲＤ　Ｙ　（Ｒｅａｄｙ　）信号４１ｉｊＶＴＲＣ：２
０が受信可能な状態金示す。尚、上記システムにおいて
は４種類のコマンドと５種類のステータス全通信してい
る。

上記のような構成において、１ずｃｐｔｚ○から送信さ
れたコマンドデータはレシーバ１００で受信される１、
レシーバ１００はコマンドデータ内のＶＴＲアドレス４
３＆ｉ復号し、各ＶＴＨさらＶＣｔ’ｔコマンド４３ｂ
ごとのスイッチ信号１４１を生成する。このスイッチ信
号１４１はＶＴＲスイッチアイソレータ２００に伝送さ
れる。ＶＴＲスイッチ’フイ７レ−タ２００はＶＴＲＣ
２０とＶＴＲ群３０全電気的に絶縁するとともに信号レ
ベルを変換し、ＶＴＲスイッチ信号２３１をＶＴＲ群３
０の各ＶＴＲへ送出する。

一方、％ＶＴＲ（７１）動態全学すＶＴＲＬＡＭＰ信号
３１１１ＶＴＲＬＡＭＰ　フイソレ−１３００へ入力さ
れる。このアイソレータ３００はＶＴＲ群３０とＶＴＲ
Ｃ２０を電気的に絶縁して信号レベルを変換するととも
に、ステータス４５ｂのうちの５ＴＯＰ信号とＰＬＡＹ
信号を生成し、ステータス信号３４１をステータス表示
器４００とトランスミツタロ００とへ伝送する。尚、こ
のステータス信号３４１はＶＴＲの動態変化に同期して
変化する信号であり、ＶＴＲが一つの動態全維持する間
そのステータス信号３４１も保持され変化しない。葦た
、ＶＴＲテープの走行位置全表わすＣｕｅトーン５１１
ばＣｕｅ信号発生器５００へ入力される。そこでＣｕｅ
信号発生器５００ばＶＴＲ群３０の各ＶＴＲの音声出力
端子とＶＴＲＣ２０を電気的に絶縁するとともに音声信
号レベルを増幅し、１だ前記音声信号を検出するととも
にその持続時間を確認して設定時間以上の信号であれば
ＴＴＬレベルのＣ１ｕｅ信号５４１全生成し、さらにＣ
ｕｅ信号５４１　ｆ　ｌ・ランスミヅタ６００へ伝送す
る。

そして最後に、トランスミヅタ６００は複数のステータ
ス信号３４１と複数のＣｕｅ信号５４１を随時にかつ並
列して受信する。この受信によりトランスミツタロ００
（は受信した信号を符１号化、すなわち受信信号の発生
源であるＶＴＲ群３０の中のＶＴＲ全区別するだめのＶ
ＴＲアドレス４５１Ｌ全生成し、寸たｉＲＴ信号４４を
生成するとともにＡＣＫ（３号４６に同期してステータ
スデータを送信し、さらにＡＣＫ信号４６全受信し、な
い場合は設定された周期でステータスデータ全送信する
。

このステータスデータはｃｐｔｚｏに同期してＣＰＵ１
０へ送信される。

以上のようにしてＶＴＲ制研システムの制（財）通信が
行なわれる。

次にトランスミノタロ００のブロックと信号の流れを示
した第４図に基づいて、トランスミノタロ００の谷部の
動作を説明する。

壕ず、−Ｆ記の複数のステータス信号３４１とＣｕｅ信
号６４１は各々独立した入力・くノファ７１０に並列し
て入力される。これらステータス信号３４１とＣｕｅ信
号５４１は、随時に発生ＬＶＴＲが一つの動態を維持す
るある一定時間は保持され変化しないといつ性質を持つ
信号である。従って複数の信号全同時に受信する場合も
考慮せねばならない。

次に、ステータス信号３４１とＣｕｅ信号５４１は入カ
バソファ７１０″ｆＫ：介してプライオリティ転送回路
８００の中の第１段目のノくラフ１．メモリ８１０の各
セルのＧＫ（クロック）端子に入力されろ。ここで、当
システムにおいては、ノ＜ツファメモＩＪ　８１０の各
セルのＤ（データ）端子は使用していないので、ステー
タス信号３４１とＣｕｅ信号５４１ばその発生と同時に
バッファメモリ８１０の各セルに記憶され、さらに各セ
ルの出力はプライオリティ機能を有する第１次ライン選
択素子８２０へ入力される。ライン選択素子８２０はあ
らゆる時点で、同時に入力された複数の信号のうちあら
かじめ決められた優先順位に従って最優先の信号のみを
出力する。ライン選択素子８２０の出力信号は第２段目
のバッファメモＩ７８３０の各セルのＯＫ端子に入力さ
れ記憶される。ここでもバッファメモリ８３０のＤ端子
は使用していない。

バッファメモリ８３０の出力信号はプライオリティ機能
を有するエンコーダ８４０に入力される。

当システムではエンコーダ８４０を第２次のライン選択
素子として使用している。ここで、前述のように、第１
次ライン選択素子８２０で決定するライン優先順位はエ
ンコーダ８４０で決定スルライン優先順位と全く逆の順
位となっている。（以上の中で、バッファメモリ８１０
．第５１次ライン選択Ｘ子８２０．バッファメモリ８３
０とエンコ−ダ８４０とから描成される部分がプライオ
リティ転送回路８００であり、その具体的な基本回路を
第５図に示す。） 次に、エンコーダ８４０で符号化された出力信号即ちア
ドレス信号８４０ａと、Ｃｒ　Ｓ　（ＧｒｏｕｐｅＳｅ
ｌｅｃｔ）出力信号８４０ｂはともに出力バッファ７６
０を介して、なお、その際アドレス信号８４０ａはＶＴ
Ｒアドレス４５２Ｌの下位３桁の信号として、筐たＧＳ
出力信号８４０ｂはステータス４５ｂの１つと゛してｃ
ｐｔｒｌｏへ送信される。

一方、アドレス信号８４０ａとＧＳ信号８４０ｂはクリ
アデータメモリ７４０へ記憶すべきデータとして転送さ
れる。さらに、ＧＳ信号、５４ｏｂはアドレススイッチ
７２０を介して第２次エンコーダ７３０へ入力される。

ここでアドレススィッチ７２０ＵＶＴＲ群３０　ｆ　Ｖ
　Ｔ　Ｒ８台スツＩｃ　クループ分けしてそのグループ
ｆをあらかじめ設定するだめのマニュアルスイッチであ
る。またエンコーダ７３０は、アドレススイッチ７２０
で設定されたラインの信号を符号化し、エンコーダ７３
０で符号化された出力信号は出力バッファア６０ｉ介し
てＶＴＲアドレス４６１Ｌの上位３桁の信号としてＣＰ
Ｕ１０へ送信される。次に、エンコーダ了３０のＧＳ信
号は割込制御器９００へ入力され、これをトリガーとし
て発生するワ、ンノヨソトノくルスが出力バッファ７６
０へ入力されｉＲＴ信号としてＣＰＵ１０べ送信され、
一方上記ワンンヨノトパルスはクリアデータメモリ了４
０のタロツク端子へ入力され、エンコーダ８４０のアド
レス信号８４０ａとＧＳ信号８４０ｂとを前記クリアデ
ータメモリ７４０が記憶するためのクロック信号となる
。そして、クリアデータメモリ７４０で記憶された信号
はデータクリア信号発生冊子６ｏの出力ライン選択端子
へ入力される。次に、ＣＰＵ１０はステータスデータの
受信全完了した時ＡＣＫ信号４ｅ？ランスミツタロ００
へ送信し％ＡＣＫ信号４６は入力バッファ７１０を介し
て割込制（財）器９００に入力される。このＡＣＫ信号
４６をトリガーとして発生したワンショットパルスはデ
ータクリア信号発生器７６０の”Ｅｎ、ａｂｌｅ　端子
に入力され、これ全トリガーとしてデータクリア信号発
生冊子５０はデータクリア信号７５１を発生し、そのデ
ータクリア信号はバッファメモリ８１０゜８３０へ送信
され、ｃｐｔｒｉｏへ送信したステータスデータに対応
するステータス信号を記憶しているそれぞれのセルのデ
ータをクリアする。以上のように割込制御器９００は、
ステータス信号に同期してステータスデータ（５ＣＰＵ
１０へ送信し、捷だＡＣＫ信号４６に同期してステータ
ス信号全クリアする。ここで、トランスミノタロ００が
ｉＲＴ信号４４を発生しバッファメモリ８１ｏ。

８３０の記憶データをクリアする寸での時間を１単位と
した場合、この単位時間に複数のステータス信号全トラ
ンスミツタロ００が受信した場合においては、割込制（
財）器９００が送信済みのステータス信号全クリアする
と同時にエンコーダ８４０から次の優先順位にあるステ
ータス信号が出力され、上述と同じ手順を経てステータ
スデータがＣＰＵ１ｏへ送信される。このようにして、
ステータスデータがＡＣＫ信号４６に同期して順次憧信
されるわけである。

以下、この送信同期式直列順序送信方式に関して、図面
をもとに詳述する。

第５図に、プライオリティ転送回路８００の基本回路全
学す。この回路の入力信号８１〜Ｓ８はステータス信号
３４１である。第１段目のバッファメモリ８１０は８個
のセル分有し、それぞれのＧＫ（クロック）端子にはス
テータス信号３４１が入力バッファ７１０を介して入力
され、１だそれぞれのＤ（データ）端子は＋５■にプル
アンプされている。これにより、ステータス信号８１〜
Ｓ８が発生すると同時にバッファメモＩ７８１０の各セ
ルに記憶されることになり、サンプリングクロック全必
要とぜずこの回路を含むトランスミツタロ００の送信周
期に同期する必要もなくデータの収集が可能である。次
に、ステータス信号はバッファメモリ８１０に記憶され
ると同時に、その出力Ｑ１〜Ｑ８はプライオリティ機能
金有する第１次ライン選択素子８２０へ入力される。こ
のライン選択素子８２０ｉ、入力信号の出力優先順位全
決定し、あらゆる時点で即ち新しい信号が入力された時
点ても常にその時点での最上位の入力信号のみを出力す
る。従って、新しい入力信号の順位が既に入力されてい
る複数の信号の全ての順位より高げれは新しい入力信号
が出力されることになり、この場合はステータス信号入
力時点でライン選択素子８２０の出力信号が変化するこ
とになる。寸だ、複数の入力信号の中で最上位の入力信
号が消滅すると次順位の入力信号が出力されることに々
す、この場合はバッファメモリ８１０に記憶されたステ
ータス信号が消去された時点でライン選択素子８２０の
出力信号が変化することになる。ここで、ＣＰＵ１ｏへ
送信するＶＴＲアドレス・ステータス４５はＣＰＵのデ
ータ読取り期間中は保持されなければならない。ライン
選択素子８２０への新入力信号が既入力信号の全ての順
位より高い場合、新入力信号の入力時点で出力されてい
る信号を消失することなく確実に送信するために付方ｌ
したものが第２段目のバッファメモリ８３０とブラ・［
オリティ機能を有するエンコーダ８４０である。ライン
選択素子８２０の信号出力の優先順位はＹｌが最も高く
、以下順次順位が低くなりＹ８が最も低く設定されてい
る。従って。

Ｙ１〜Ｙ８に対応するステータス信号８１〜ｓ８の第１
次の優先順位は８１が最も高く以下順次順位が低くなり
Ｓ８が最１）低い。これらの出力信号Ｙ１〜Ｙ８はバッ
ファメモリ８３０のＯＫ１〜ＣＫ８に入力される。バッ
ファメモリ８３０のデータ入力端子Ｄ１〜Ｄ　８　ｆｉ
　＋５　Ｖにプルアップされているので、ＣＫ１〜ＧＫ
８に信号が入力されると同時にそれらの信号はバッファ
メモリ８３０の■〜■の各セルに記憶されると同時にζ
１〜ぐ８　から出力される。そしてバッファメモリ８３
０の出力信号ζ１〜亜８はエンコーダ８４０の入力端子
。

〜７に入力される。このエンコーダ８４０は入力信号の
出力優先順位全決定し、最上位の入力信号を２進数に符
号化して出力する。従って、バッファメモリ８３０に蓄
積されている複数の信号のうちエンコーダ８４０で決定
された順位の最上位の信号のみ出力され、前記ライン選
択素子８２０の出力信号が変化してもバッファメモリ８
３０に蓄積された信号が消去されない限り、エンコーダ
８４０の出力信号は変化しない。寸だ、バッファメモリ
８３０が保持している最上位の信号が消去されると次順
位の信号が２進数に符号化して出力される。ここで、エ
ンコーダ８４０の入力信号。

〜７の出力優先順位はライン選択素子８２０の順位とは
全く逆に設定されており、７が最も高く以下順次順位が
低くなり○が最も低い。従って。〜７に対応するステー
タス信号８１〜ｓ８の第２次の優先順位は８８が最も高
く以下順次順位が低くなりＳｌが最も低い。このように
ステータス信号８１〜Ｓ８の出力優先順位全第１次と第
２次とでは全く逆に設定することにより、ｃＰＵｌ　０
のデータ読取り期間中はそのデータ全保持することが可
能になるねけである。このプライオリティ転送方式を以
下具体的に説明する。

１ず、複数のステータス信号８１〜ｓ８が第１次優先順
位通りまたけ同時に入力された場合、全　　　１での信
号がバッファメモリ８１０に蓄積され、ライン選択素子
８２０に入力される。そして、第１次優先順＋ｍ位の最
上位の信号のみがライン選択素子８２０から出力され、
バッファメモリ８３０に蓄積されるとともにエンコーダ
８４０に入力され２進数に符号化されてｃｐｕｉ○へ送
信される。そしてＣＰＵ１０の受信が完了するとＣＰＵ
１０はＡＣＫ（Ｗ号４６−２　）ランスミツタロ００へ
送信シ、ＡＣＫ信号４６受信と同時にデータクリア信号
発生器７５０はデータクリア信号７５１を発生する。

このデータクリア信号７５１はさきほど送信した最上位
の信号を消去するだめのもので、最上位の信号全蓄積し
ているバッファメモリ８１０及び８３０のセルのＧＬＲ
端子に同時に入力され、最上位の信号は消去される。最
上位の信号が消去されると次順位の信号がライン選択素
子８２０より出力され、バッファメモリ８３０に蓄積さ
れるとともにエンコーダ８４０より出力される。このよ
うにして順次信号はｃｐｔｚ○へ送信される。次だ、複
数のステータス信号８１〜ｓ８が第２次優先順位通り、
即ち第１次優先順位とは逆＋１１ｉＩに入ヵされた場合
、全ての信号がバッファメモリ８１０に蓄４’？（され
るとともにライン選択素子８２０から全て出力される。

そして全ての信号がバッファメモリ８３０に蓄積される
とともにエンコーダ８４０に全て入力される。ここで、
エンコーダ８４０は複数の入力信号のうち第２次優先順
位の最上位の信号のみを出力する。従ってこの場合、ラ
イン選択素子８２０の出力は新しい信号が入力されると
同時に変化するが、全ての入力信号がバッファメモリ８
３０に蓄積されているためエンコーダ８４０の出力は変
化せず、前述の場合と同様にしてＡＣＫ信号４６をトラ
ンスミノタロ００が受信し、送信データに対応するバッ
ファメモリ８１０及び８３０の蓄積信号全データクリア
信号７５１が消去する寸でエンコーダ８４０の出力信号
は保持される。

そして、エンコーダ８４０の最上位の入力信号が消去さ
れると次順位の入力信号がエンコーダ８４０より出力さ
れる。このよつにして全ての信号が順次ＣＰＵ１０へ送
信される。

最後に信号送信期間中即ち１つの信号がエンコーダ８４
０よりＣＰＵ１０へ送信された時点から、ｃｐｔｚ○が
受信を完了してＡＣＫ信号４６を送信し、データクリア
信号７５１によりその送信信号をクリアする址での期間
に複数のステータス信号８１〜Ｓ８が入力された場合全
労える。この場合は、第１次優先順位が送信中の信号よ
りも上位の入力信号のプライオリティ転送は前述の２つ
の場合と同様である。しかし、送信中の信号より第１次
優先順位が下位の信号が入力された場合、それら下位の
複数の信号は、それらの入力順序の如何にかかわらず全
てライン選択素子８２０でせき止められ第１次優先順位
通りの転送となる。

以上のよりに、ステータス信号８１〜Ｓ８の送信順序は
第１次あるいは第２次のプライオリティ機能で決定され
、ステータス信号の発生する順序及び時刻にかかわらず
ＣＰＵ１０のデータ読取り期間中は１つの送信データの
みが保持され、ＣＰＵ１０が送信するＡＣＫ信号４６に
同期して即ち送信同期方式で全てのステータス信号が順
次送信される。

発明の効果 以上のように本発明は、第１段目のバッファメモリは随
時に発生（−ある一定時間は状態が不変である複数のデ
ータの受信を可能にし、さらにプライオリティ機能を有
する第１のライン選択手段と組み合せることにより、デ
ータ採取のためのサンプリングクロックやシフトパルス
を必要とせずデータラインの確認はデータ発生ラインの
みで良いため、複数データの高速及び同時受信を可能に
でさる。さらに、第２のバッファメモリとプライオリテ
ィ機能分有する第２のライン選択手段とを設けることに
より、送信用のシフトパルス全必要とぜず無信号のデー
タラインは確認する必要がないのでデータ送信の高速化
が可能となる。また、以−にのようにバッファメモリと
プライオリティ機能を有するライン選択手段の組み合せ
を２段階に配する。ことにより、データの受信周期に依
存せず次段の装置が必要とする任意の送信周期に同期し
てデータ全送信する送信同期式送信が可能となり、声ら
に、送信周期に同期して第１・２のバッファメモリのデ
ータ全同時−′こ消去する機能分有するデータ消去手段
を配することにより、受送信同期化のための同期信号を
不要にでさる。そして、このようにサンプリングクロッ
クやシフトパルスあるいは同期信号が不要となったため
、回路が簡単になり装置も小形となり、ノイズによる誤
動作の発生確率も低くなり、さらにはあらゆる次段受信
装置への対応が容易になる等、その効果は大なるもので
ある。

【図面の簡単な説明】

第１図は本発明の一実施例における直列順序送信装置を
適用するＶＴＲ制（財）ンステムのブロック構成図、第
２図は同ＶＴＲ制（財）／ステムの要部ブロック構成図
、第３図Ａ、ＢｉＣＰＵ−ＶＴＲＣ通信データビットマ
ツプ金示す図、第４図はトランスミッタのブロック構成
図、第６図はプライオリティ転送基本回路のブロック構
成図である。

Claims (1)

【特許請求の範囲】
1. 随時に発生する複数の受信データ全一時記憶する第１の
   バッファメモリと、前記第１のバッファメモリが記憶し
   た複数の受信データに第１次の優先順位を与える第１の
   選択手段と、前記第１の選択手段が優先的に選択した複
   数の受信ブータラ一時記憶する第２のバッファメモリと
   、前記第２のバッフアメ至りが記憶した複数の受信デー
   タに第２の優先順位を与える第２の選択手段と、次段の
   装置にデータを送信する際、そのデータ送信の周期に同
   期して、前記第１・第２のバッファメモリが記憶した受
   信データ全消去するデータ消去手段とを具備し、随時に
   発生し一定時間以上状態が不変である前記複数のデータ
   の並列受信を行ない、そのデータ受信周期に依存せず次
   段の装置が必要とする任意の送信周期に同期してデータ
   全送信することを特徴とする直列順序送信装置。