JPH03821B2

JPH03821B2 -

Info

Publication number: JPH03821B2
Application number: JP57095103A
Authority: JP
Inventors: Norihiko Sugimoto; Ikuro Masuda; Kanman Hamada
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1982-06-02
Filing date: 1982-06-02
Publication date: 1991-01-09
Also published as: JPS58210741A

Description

【発明の詳細な説明】本発明は信号伝送回路に係り、特に信号をフレ
ーム単位に伝送するのに好適な信号伝送回路に関
するものである。

最近の信号処理システムでは、階層下、分散化
が進んでいる。これは計算機の高機能化、マイク
ロコンピユータの高機能化・高性能化によるとこ
ろが大きい。このような階層化、分散化の進んだ
システムでは、信号処理機能を有する一つの例と
して計算機を用いたものについて説明すると、一
つの計算機が他の計算機の管理下にあるメモリの
データを直ちに利用でき、あたかも自分の管理下
にあるデータのごとく高速にアクセスできること
が要求される。

この要求に対し、従来の信号処理システムは、
第１図乃至第４図を参照して説明すると、１つの
計算機システムが計算機１、メモリ２、他の計算
機システム（第１図と同じであるから図示しな
い）とのデータを直列信号でやりとりを行う信号
変換回路４、メモリ２と信号変換回路４との間の
他の計算機システムと伝送すべきデータをバス５
を介して転送するための制御を行うデータ制御回
路３、及び図示していない各種入出力制御回路と
から構成される。他の計算機システムへの直列送
信データは送信信号線６を介し、また他の計算機
システムからの直列受信データは、受信信号線７
を介して伝送される。ここでは、２つの計算機シ
ステム間のデータを直列で伝送するとしている
が、これは信号線数が少ない程低価格であり高信
頼性が得られること、また、信号変換回路４の高
性能化により高速伝送速度が得られ、直列伝送が
階層化、分散化された信号処理システムに適して
いるからである。

ところでデータ伝送システムにあつては、あら
かじめ送受信間で取り決めた伝送制御手順によ
り、データリンクの確立解放、データの転送およ
び誤り制御、異常時の開放などを行う。伝送制御
手順には、主にベーシツクモードデータ伝送制御
手順（JIS C6220で規定）、会話方式の伝送制御
手順、両方向同時伝送制御手順及びハイレベルデ
ータリンク制御手順（JIS C6362参照、以下
HDLCと略す）が用いられている。

HDLCの伝送の単位であるフレーム構成を第３
図を参照して説明する。第３図は開始フラグシー
ケンスＦで始まり、終結フラグシーケンスＦで終
わるビツトの列であり、開始フラグシーケンスＦ
の次にはアドレスフイールドＡがあり、宛先アド
レスを表わしており、アドレスフイールドＡの次
の制御フイールドＣにはコマンドまたはレスポン
スとシーケンス番号が含まれ、続く情報フイール
ドＩには送信したいデータ列を配列し、次にアド
レスフイールドＡから情報フイールドＩまでのエ
ラー検出のためのフレーム・チエツク・シーケン
スFCSがあり、最後に終結フラグシーケンスＦが
続く。

送信時においては、メモリ２内にアドレスフイ
ールドＡ、制御フイールドＣ及び情報フイールド
Ｉが格納されていて、これらが１フレームの伝送
データとなり、フレーム・チエツク・シーケンス
FCSは信号変換回路４においてアドレスフイール
ドＡ、制御フイールドＣ及び情報フイールドＩか
ら循環冗長符号（以下CRCと略す）方式で生成
される信号であり、受信時でのエラー検査に用い
る。

フレーム・チエツク・シーケンスFCSは、一般
に生成多項式X¹⁶＋X¹²＋X⁵＋１の剰余として求
められる。

開始フラグシーケンスＦと終結フラグシーケン
スＦの信号列は01111110であり、アドレスフイー
ルドＡからフレーム・チエツク・シーケンスFCS
までは連続した５個の１の信号の次には送信時に
必ず０を挿入し、受信時には０を削除する。この
開始フラグシーケンスＦ、終結フラグシーケンス
Ｆの発生及び検出と、０挿入及び０検出は信号変
換回路４で行われる。

複数の計算機システム間でのデータ転送方式に
は、イベント、同報及びモニタがある。ある計算
機システムから他の特定の計算機システムへデー
タを転送する方式がイベントであり、特定あるい
は複数の計算機システムへデータを転送する方式
が同報であり、ある計算機システムが他の複数の
計算機システムへ同じデータを転送する方式がモ
ニタである。イベント、同報またはモニタのいず
れの方式を採用するかは適用するシステムであら
かじめ決められ、イベントでは受信側がアドレス
フイールドＡにある宛先アドレスと自分のアドレ
スが一致した時のみ受信データを取り込むのに対
し、同報では同報アドレスに一致した時、全ての
計算機システムが取り込み、モニタでは受信側が
宛先アドレスの一致、不一致の検査を行わず、全
ての受信データを取り込む。

次に、受信側における手順を説明する。メモリ
２内には、第２図に示すように、受信データを一
時記憶するバツフアメモリ８と正しい受信データ
を記憶する受信データメモリ９の記憶場所が割り
当てられている。第４図において、先ず、受信信
号線７より受信した直列受信信号について信号変
換回路４が開始フラグシーケンスＦを検出する
と、直列信号から並列信号に変換され（１００）、
バツフアメモリ８への転送要求が信号変換回路４
からデータ制御回路３へ出され、データ制御回路
３はバス５の制御占有権を獲得した後、並列デー
タをバス５を介してバツフアメモリ８へ転送する
（１１０）。受信データが連続している間、この手
順をくり返し、終結フラグシーケンスＦを検出し
て１ブロツクの受信が終了すると（１２０）、フ
レーム・チエツク・シーケンスFCSにより１ブロ
ツクの受信データのエラー有無を判定し（１３
０）、その結果が計算機１に報告される。

エラーの場合は、イベントであれば再生要求な
どの処理がとられ、同報ではその時点で処理終了
となる。一方、エラーのない正常の場合には、計
算機１はイベントではバツフアメモリ８に記憶さ
れている受信データの中のアドレスフイールドＡ
の宛先アドレスが自分のアドレスと一致している
か否かを判定し（１５０）、一致した場合にバツ
フアメモリ８に記憶されている受信データを受信
データメモリ９へ計算機がソフトウエアで転送し
（１６０）、宛先アドレスが不一致の場合にはバツ
フアメモリ８内の受信データは不要となつて使用
されない。また、エラーの無い正常の場合のモニ
タでは、宛先アドレスの一致、不一致の検査は行
われず、直ちにイベントまたは同報と同じ処理で
あるバツフアメモリ８から受信データメモリ９へ
の転送が行われる。受信データメモリ９へ記憶さ
れた受信データは最終的に計算機が使用できるデ
ータとなる。また、ここでの並列信号の１語長
は、計算機１、メモリ２、バス５のデータの１語
長と一致する必要はなく、１語長を満足できるよ
うに転送回数を変化させることによつて実施でき
るが、一般的には整数倍あるいは整数の逆数倍が
用いられる。

以上の説明で明らかなように、従来技術では受
信時に必要となるバス５の占有サイクル数は１語
データあたり、信号変換回路４からバツフアメモ
リ８へ、バツフアメモリ８から計算機１へ、そし
て計算機１から受信データメモリ９への合計３サ
イクルと大きく、計算機１の負荷が大きくなり、
他の演算能力が低下するという欠点がある。

さらに、データ受信後、受信したデータを計算
機に使用できるまでの待ち時間は、前述のバス占
有時間が３サイクルであること及びアドレス判定
時間の必要なことから、例えばメモリアクセス時
間を500ns、１語長を16ビツト、受信データ長を
4096バイトとすると3ms以上と極めて長い。

また、プラント制御の分散化、情報伝達の長距
離化、オフイスオートメーシヨン、ホームコンピ
ユータ等に見られる多数の端末間情報伝達が進む
中で、信号は正しく伝送されなければならない。
さらに、誤つて伝送されたデータを受信側で正し
いと決定することがあつてはいけない。しかし、
前述の従来方式では、エラー判定はCRCによる
判定だけであり、送信を許可する信号（Go
Ahead 01111111に固定）、伝送信号語長等の判定
は行われておらず、伝送誤り率が高い。

また、受信クロツクは、受信データに同期させ
るため、データ制御回路３、信号変換回路４にく
らべ１桁以上の高速動作を必要とする。したがつ
て、信号伝送回路をLSIの進歩にもかかわらず従
来のLSIの如く同一プロセスによる１チツプ化が
困難であつた。

本発明の目的は、データ転送に要する時間を減
少し、処理能力の高い計算機システムを実現する
ことができ、かつ、高信頼化をはかることができ
る信号伝送回路を提供することにある。

本発明の特徴は、信号伝送回路にアドレス判定
機能、一時記憶機能をもたせ、送信フレームに転
送語長を設けてデータ伝送に要する時間を減少さ
せ、受信時に受信した語長と送信語長とを比較
し、また、送信権信号パターンをプログラマブル
とし、ビツト長を長くして送信権信号認識誤りを
減少させ、また、高速動作素子と中低速動作素子
を同一ウエーハ上に構成して１チツプLSI化した
点にある。

以下本発明の一実施例を第５図乃至第１５図を
用いて詳細に説明する。

まず、一実施例の構成を第５図を参照して説明
する。信号伝送回路のインタフエース端子として
は、信号伝送回路が必要とする複数のレジスタの
選択用の複数のアドレス信号２０、複数のデータ
信号２１、エラー有無を示すエラー信号２２、計
算機のバスの獲得のためのバス要求信号２３及び
バス許可信号２４用とイベント・同報・モニタ設
定用の設定端子２５及び直列信号の送信信号線
６、受信信号線７、送信クロツク２９用とがあ
り、他に図示していないが複数のレジスタの読み
出し・書き込み信号、信号伝送回路の選択信号及
び駆動クロツク用のものがある。

アドレス信号２０は入出力信号で、内部の複数
のレジスタを選択するデコーダ３０の入力とな
り、また、第１図のメモリ２のアドレスを指示す
る信号でアドレスレジスタ３１の出力に接続され
ている。アドレスレジスタ３１は、メモリ２のア
ドレスを指示する４組のアドレス、すなわち、第
３図の受信データメモリ９のアドレス、送信デー
タメモリ１０のアドレス、受信及び送信を複数の
プロツクを連続して行う場合に次のブロツクの受
信データメモリ９のアドレス及び転送語数、送信
データメモリ１０のアドレス及び転送語数を記憶
しているメモリ２のアドレスを指示する受信チエ
インアドレス及び送信チエインアドレスを記憶し
ている。アドレスレジスタ３１の初期値はデータ
信号２１から内部データバス２７を介するか、あ
るいは同報において、受信データメモリ９のアド
レスは、受信データの情報フイールドＩ（第３図
参照）より入力され、４組のアドレスはデコーダ
３０の出力で選択される。またメモリ２と信号伝
送回路内の受信バツフアレジスタ４１Ａ及び４１
Ｂあるいは送信バツフアレジスタ４５との間のデ
ータ転送時には、信号伝送回路内の制御回路３６
により選択された４組のアドレスのうちの１組を
選択し、これをアドレス信号２０を介して出力し
て該当するメモリ２の１語をアクセスし、これと
並行して選択された１組のアドレスを加減算回路
３２により制御回路３６で指示された加算あるい
は減算あるいはそのままの演算を行い、結果をア
ドレスレジスタ３１に格納し、次の１語のデータ
転送時のアドレスに用いる。

転送語数レジスタ３３は、送信及び受信の２組
の転送語数を記憶し、初期値はデータ信号２１か
ら内部データバス２７を介するか、あるいは同報
においては受信データの転送語数が受信データの
情報フイールドＩより入力され、２組の転送語数
はデコーダ３０により選択される。またメモリ２
と信号伝送回路内の受信バツフアレジスタ４１Ａ
及び４１Ｂあるいは送信バツフアレジスタ４５と
の間のデータ転送が１語実行される毎に制御回路
３６により、転送語数は減算回路３４で１ずつ減
数され、初期設定された転送語数だけのデータ転
送が実行されると減数回路３４から制御回路３６
に転送終了を報告する。この転送終了は転送語数
レジスタ３３から制御回路３６へ報告される方式
を用いてもよい。

制御レジスタ３５はデータ信号２１より内部デ
ータバス２７を介するか、あるいは設定端子２５
の状態を初期値設定処理手順に従うか、あるいは
制御回路３６から制御状態を変更することにより
制御値が設定される。制御レジスタ３５は信号伝
送回路の制御値を記憶しており、制御回路３６の
入力となる。

バス占有回路３７はメモリ２とのデータ転送で
バス５の占有制御を行うもので、制御回路３６か
らバス使用要求があるとバス要求信号２３を例え
ば計算機システムの１構成であるバス管理回路
（図示せず）に出力し、バス管理回路からバス許
可信号２４を通してバスの使用許可を受けると、
これを制御回路３６に報告し、制御回路３６はバ
ス使用許可に基づきメモリ２とのデータ転送の実
行を管理する。ここで、アドレスレジスタ３１、
加減算回路３２、転送語数レジスタ３３、減算回
路３４及びバス占有回路３７でメモリ制御回路８
０を構成している。

送信バツフアレジスタ４５は、送信時にメモリ
２からデータ信号２１及び内部データバス２７を
介して転送される１〜３語の並列の送信データを
記憶し、送信バツフアレジスタ４５が空になる
と、制御回路３６へメモリ２から送信データを転
送することを要求する。

送信バツフアレジスタ４５の送信データは、シ
フトレジスタ４７で送信クロツク２９に同期して
並列−直列変換され、また送信データの一定信号
長１５（第６図参照）毎に一定信号長１５に応じ
たCRCがCRC発生回路４６で発生され、一定信
号長１５の後に付加される。１フレームの送信デ
ータとCRCとの前と後には開始フラグシーケン
スＦと終結フラグシーケンスＦとがそれぞれ付加
されて送信信号線６より送信される。なお、送信
データ及びCRCは前述のごとく、送信クロツク
２９に同期して連続した５個の１の信号の次に必
ず０を挿入するゼロ挿入回路４９を介して送信信
号線６に出力される。また、一定信号長１５の信
号の長さは、後述する信号伝送回路内の受信時に
用いる受信バツフアレジスタ４１Ａ及び４１Ｂの
容量に一致するものであり、大きい程よく64〜
4096バイトが現在では妥当と考えられ、将来は更
に大容量にできるであろう。

第５図で述べた信号伝送回路で用いるフレーム
構成を、第６図と従来のHDLC手順と比較するた
めに第３図を参照して説明する。フレームが開始
フラグシーケンスＦで始まり、終結フラグシーケ
ンスＦで終わるビツト列であることはHDLC手順
に同じである。しかし、HDLC手順でのアドレス
フイールドＡ、制御フイールドＣ及び情報フイー
ルドＩ全体が、ビツト列の順序に変更はなく、受
信バツフアレジスタ４１Ａ及び４１Ｂの語長であ
る一定信号長１５毎に分割され、各一定信号長１
５毎にCRC方式で生成されるCRCが付加される。
第６図では、１フレームのデータが情報I₁〜I_oの
ｎ個に分割され、それに応じてCRC₁〜CRC_oがそ
れぞれ付加されている。なお、１フレームの転送
データが一定信号長１５毎に分割され、最後に残
つた剰余のデータ部I_oは一定信号長１５より短か
く、そのため、終結フラグシーケンスＦによりデ
ータ部I_oの長さを検出できる。

一定信号長１５は大きい程よいが、受信バツフ
アレジスタ４１Ａ及び４１Ｂの容量に制約され、
現在では64〜4096バイトが妥当であり、将来は更
に大容量になると考えられるが、受信バツフアレ
ジスタ４１Ａ及び４１Ｂの容量の差は本発明の効
果を損うものではない。

なお、１フレームの中心の第１番目の一定信号
長１５には、第６図に示すアドレスフイールドＡ
及び制御フイールドＣのほかに転送語長TC及び
情報フイールドI₁が含まれる。

転送語長TCは１バイト以上であり、全体の情
報フイールドT₁〜T_oの合計データ長が255バイト
以下であれば１バイト、256〜4095バイトであれ
ば２バイト、4096以上でも同様にして転送語長
TCのバイト数が決定されるので、信号伝送回路
で転送語長TCのバイト長をプログラマブルに制
御できるように、制御レジスタ３５に計算機１よ
りあらかじめ書き込み、記憶しておく。

次に、第７図を用いてデータの送信について説
明する。メモリ２内の送信データメモリ１０に記
憶されている送信データは、メモリ制御回路８０
によつて送信データの流れ１５（第６図参照）に
沿つて信号伝送回路内の送信バツフアレジスタ４
５に転送される（２００）。並列信号は並列・直
列変換回路（図示省略）により並列から直列に変
換され（２１０）、ゼロ挿入回路４９で必要な０
を挿入して送信信号線６より直列の送信信号が送
信される。１バイト送信する毎に送信カウンタに
１を加算し（２１５）、これが一定信号長１５に
なるまで繰り返され（２２０）、一定信号長１５
になるとCRCが発生、付加され（２３０）、１フ
レームの送信が実行されるまで（２４０）繰り返
される。開始フラグシーケンスＦ及び終結フラグ
シーケンスＦは送信データの前後に付加される。

送信信号線６から送出されるデータは、送信バ
ツフアレジスタ４５からのデータと、CRC生成
回路４６で生成されるCRCと、受信信号線７か
ら受信し次の局へ送出する信号とが選択回路４８
によつて選択され、ゼロ挿入回路４９を介して出
力されるデータにさらに開始フラグシーケンス及
び終結フラグシーケンスが付加される。

次に、受信信号線７から受信される受信データ
より、受信データに同期させてその受信データを
正確に検出する受信クロツク２８の生成回路であ
る位相同期回路６０について第８図及び第９図を
用いて説明する。他局の送信クロツクに同期して
送信された受信データは、自局のクロツクと位相
ずれが生ずるため、受信データを正しく検出する
ための受信クロツクは、受信データが安定状態で
ある時点、すなわち、受信データ１ビツトの中心
で検出するように受信クロツクを同期化すればよ
い。

このため、１ビツトの周期T₀に対し、Ｎてい
倍クロツク（周期T₀／Ｎ）で受信データの位相
ずれを検出して受信クロツクを補正する位相同期
方式がよく用いられる。これは、Ｎてい倍クロツ
ク６１でＮ進カウンタ６３（本実施例でＮ＝８と
する。）が分周され、受信信号線７からの受信デ
ータの変化を検出する変化検出回路６２により受
信データに変化がある毎にＮ進カウンタ６３をリ
セツトし、Ｎ進カウンタ６３の出力の最上位ビツ
トＱの出力を受信クロツク２８とすることで、こ
の受信クロツク２８により受信データの１ビツト
時間の中心で受信データを正しく検出できる。

第９図ａのＮてい倍クロツク６１に基づいてＮ
進カウンタ６３が分周され、位相補正前は、Ｎ＝
８の場合、C₀〜C₇の状態が繰り返されるが、受
信データに変化があると〔第９図ｂ〕、変化検出
回路６２からの出力信号Ｒ〔第９図ｃ〕がＮ進カ
ウンタ６３をリセツトする。したがつて、受信ク
ロツク２８は、位相の補正前の第９図ｄに点線で
示した受信クロツクが実線で示す受信クロツクに
補正され、位相同期が行われたことにより受信デ
ータを正しく検出することができる。

送信クロツク２９及び受信クロツク２８は、現
在一部分の機能がLSI化されている信号伝送回路
では高々2MHzであるが、中、大型計算機の如く、
高速処理を要求されるシステムでは、光通信を用
いることにより10〜32MHz、近い将来には100M
Hzという高速の送信クロツク、受信クロツクが要
求される。このため、位相同期回路６０は、Ｎて
い倍クロツク６１の速度で動作する必要がある。
一般にＮ＝８〜16であるから、Ｎ＝16の場合は、
送信クロツク及び受信クロツクが32MHzとする
と、位相同期回路６０は512MHzという高速動作
となる。

このため、第５図に示す実施例では、信号伝送
回路を１チツプLSIにする対策として、高速部分
はバイポーラ（Bipolar）とし、中低速部分は低
消費電力で高密度集積にできるCMOS（Co−
mplementry Metal Oxide Semiconductor）で
構成し、これらを同一基板（ウエーハ）上に形成
するようにした。

次に、製造プロセスについて第１０図乃至第１
２図を参照して説明する。第１０図には代表的な
バイポーラ（Bipolar）トランジスタ８１、
CMOSインバータ８２を示してある。第１１図
はトランジスタ８１のシンボル図、第１２図はイ
ンバータ８２のシンボル図である。CMOSイン
バータ８２はＰチヤネルMOS（PMOS）８３とＮ
チヤネルMOS（NMOS）８４とから構成してあ
り、第１０図に示すように、Ｐ型基板８５のウエ
ーハ８６にバイポーラトランジスタ８１のコレク
タＣをn⁺、ベースＢをｐ、エミツタＥをn⁺で形
成し、CMOSインバータ８２は、PMOS８３の
ソースＳ及びインバータ８２の出力端V₀となる
ドレインはp⁺、NMOS８４のドレインＤ及びイ
ンバータ８２の出力端V₀となるソースはn⁺で形
成する。PMOS８３、NMOS８４のゲートＧは、
酸化膜８７を制御し、MOSトランジスタの導通、
非導通を決定するようにする。バイポーラトラン
ジスタ８１とCMOSインバータ８２とは、それ
ぞれp⁺分離領域８８、n⁺埋込層８９により分離
され、すべての回路の組合せができる。したがつ
て、上述の説明から明らかなように、異なるプロ
セスの素子を同一ウエーハ８６に形成することが
でき、機能を高速部分と中低速部分とに分け、そ
れぞれに適したプロセスを用いて要求される動作
速度を実現する信号伝送回路を製造することがで
きる。

次に、受信信号線７から受信した直列の受信信
号は、位相同期回路６０で同期化された受信クロ
ツク２８に基づき１ビツト毎に正しく検出され
る。１フレームの受信は、フラグ検出回路４０で
開始フラグシーケンスＦと終結フラグシーケンス
Ｆが検出され、開始フラグシーケンスＦと終結フ
ラグシーケンスＦとの間の受信信号は、受信クロ
ツク２８に同期して連続した５個の１の次の０を
削除するゼロ削除回路４３を介してシフトレジス
タ４２に入力される。さらに、受信信号は、
CRC判定回路４４及び受信語長カウンタ５０に
入力され、送信時に一定信号語長１５毎にCRC
を生成して挿入してあるため、受信語長カウンタ
５０が一定信号語長１５に等しくなると、続いて
受信される受信信号をCRCと認識し、CRC判定
回路４４で受信エラーの有無を検査する。エラー
が検出されると、制御回路３６へ報告され、エラ
ー信号２２を介して計算機に報告される。

また、開始フラグシーケンスＦに続くアドレス
フイールドＡの宛先アドレスがあらかじめ該当す
る計算機システムのアドレスが設定されている第
１３図に示すアドレス判定回路３９の宛先アドレ
スレジスタ６５の内容と一致するか否かを比較回
路６８で判定し、その結果が制御回路３６に報告
される。

シフトレジスタ４２の出力は、直列信号から並
列信号に変換されて、一定信号長１５の長さの受
信バツフアレジスタ４１Ａあるいは４１Ｂに入力
されて記憶される。CRCエラーがなく、宛先ア
ドレスが一致した場合に、受信バツフアレジスタ
４１Ａあるいは４１Ｂに記憶された受信データ
は、内部データバス２７、データ信号２１を介し
てメモリ２内の受信データメモリ９（第２図参
照）にメモリ制御回路８０によつて転送される。

ここで、受信バツフアレジスタ４１Ａ及び４１
Ｂは一定信号長１５の長さをもつバツフアが２組
あるが、これは、受信データの受信中にすでに受
信し、メモリ２への転送許可のある受信データを
受信データメモリ９へ転送するためである。

なお、第１３図の６６は比較回路、６７は送信
権パターンレジスタで、これらで送信権判定回路
３８を構成している。

次に、データの受信の処理手順を第１４図を参
照して説明する。受信信号線７から受信した直列
信号は、ゼロ削除回路４３で不要な０を削除し
て、シフトレジスタ４２に入力し、続いてイベン
トまたは同報では、開始フラグシーケンスＦに続
く宛先アドレスが宛先アドレスレジスタ６５の内
容と一致するか否かを判定し（３３０）、一致し
た場合は引き続き受信することを許可すると同時
に、制御フイールドに続く転送語数TCを検出し
て記憶する（３４０）。

宛先アドレスが一致すると、直列・並列変換回
路（図示せず）で直列・並列変化された（２５
０）受信データが受信バツフアレジスタ４１Ａ，
４１Ｂへ転送され（２６０）、受信カウントが１
ずつ加算される（２７０）。受信カウントの内容
は一定信号長１５と比較し（２８０）、終了する
と、CRCエラー判定を行い（２９０）、エラーが
あれば異常報告を行い（３５０）、正常であれば、
受信バツフアレジスタ４１Ａ，４１Ｂから受信デ
ータメモリ９へ転送を開始する（３００）。同時
に１フレームが終了したか否かを終結フラグシー
ケンスＦの検出で判定し（３１０）、１フレーム
が終了していない場合は続いて受信データを受信
する。一方、１フレームが終了した場合は、１フ
レームで受信した受信語数が転送語長と一致した
か否かを判定し（３２０）、一致すれば正常な１
フレームの受信であつたと判定し、不一致であれ
ば、異常を計算機へ報告し（３５０）、今までの
受信データメモリ９の受信データを使用禁止とす
る。

次に、複数の計算機システムが環状に接続され
ている場合、各計算機システムに接続されている
信号伝送回路で送信データが準備されているとき
は、送信権信号を受信すると、送信データを送信
できる（第１５図参照）。

送信権信号のパターンは、Go Ahead（GA）
01111111が一般的である。しかし、伝送線へ重畳
したノイズにより一般の受信データが送信権信号
に誤つて判断されたり、GAであるにもかかわら
ずGAと認識できない場合がある。例えば、512
バイト長のデータでは、１年に５回程度の誤りが
生ずる。したがつて、１バイトあるいは２バイト
の長さの送信権パターンを第１３図に示す送信権
パターンレジスタ６７にあらかじめ記憶させる。
送信権パターンとして、本実施例では、２バイト
長とし、最上位ビツトと最下位ビツト及び最下位
から第２のビツトを０とし、中間の13ビツトを１
とするようにしてある。

送信権パターンは、長いほど誤り率を減少でき
るが、構成回路が大きくなると効果が上がらない
ため、１〜２バイトがよい。この長さはユーザに
より任意に設定でき、システムの許容誤り率に基
づいて送信権パターン及び長さを決定できる。

制御回路３６（第５図）は、マイクロプログラ
ムあるいはプログラマブル・ロジツク・アレイあ
るいはランダムロジツクのいずれかあるいはこれ
らの組合せで構成する。

以上の説明よりわかるように、本発明の実施例
によれば、次の効果が得られる。

１宛先アドレス判定して受信バツフアレジスタ
に転送した受信データが正常時のみ計算機へ受
信データを転送するようにしているので、計算
機の信号伝送処理の負荷率を1/2に削減するこ
とができ、また、バスの占有率を1/2に削減で
きる。

２フレーム内への転送語数の設置、送信権パタ
ーンの拡張、フレームの複数分割毎のCRC判
定により、信号伝送誤り率を512バイトの場合
数年に１回程度に低減でき、信頼性を10倍以上
に高くできる。

３高速動作部をバイポーラで、中低速部を
CMOSで構成し、１ウエーハに形成できるの
で、１チツプLSI化して部品点数削減をはかる
ことができる。

なお、送信時にフレームに内蔵させる転送語数
は、計算機があらかじめ設定するかわりに、信号
伝送回路が１フレームの送信語数を計数し、１フ
レームの終結フラグシーケンスＦの直前に転送語
数とこのためのCRCを設けるようにしてもよく、
それによつて効果が損なわれることはない。

また、転送語数と受信データ数との一致判定を
信号伝送回路で行わず、計算機が１フレーム受信
完了後に実行するようにしてもよい。この場合、
計算機の負荷率はわずか増加するが、それ以上に
信号伝送回路構成を簡単化できる。

また、位相同期回路６０のＮてい倍クロツク６
１でＮ＝８とされる場合について説明したが、
高々1MHzの送信クロツク、受信クロツクであれ
ば、Ｎ＝４でも正しい受信データを検出できる。
しかし、１〜100MHzの送信クロツク、受信クロ
ツクの場合は、Ｎ＝８あるいは16が必要である。
さらに、Ｎ＝32以上であれば、位相ずれを少なく
できるが、すでに述べたことから明らかなよう
に、Ｎ進カウンタ６３が極めて大きい高周波クロ
ツクで動作可能の素子であることが必要となる。

また、上記した実施例では、バイポーラと
CMOSの組合せとしてあるが、ECL（Emitter
Coupled logic）を用いてさらに高速化を可能と
し、CMOSと組合せると、高速の信号伝送回路
を提供できる。

以上説明したように、本発明によれば、計算機
の負荷率及びバスの占有率をそれぞれ1/2に減少
でき、データ転送に要する時間を減少し、処理能
力の高い計算機システムを実現することができ、
また、信号伝送の信頼性を従来にくらべ10³〜10⁷
倍に向上でき、さらに、異なる回路プロセスを同
一ウエーハ上に形成でき、高速信号伝送回路の１
チツプLSI化をはかれるという効果がある。

【図面の簡単な説明】

第１図は計算機システム構成図、第２図は第１
図のメモリ構成図、第３図は第１図で用いる従来
のフレーム構成図、第４図は第１図のデータ受信
の従来の処理手順図、第５図は本発明の信号伝送
回路の一実施例を示すブロツク図、第６図は第５
図で用いるフレーム構成図、第７図は第５図のデ
ータ送信の処理手順図、第８図は第５図の位相同
期回路の回路図、第９図は第８図の各部信号のタ
イミング図、第１０図は第５図の回路を製造する
ときにおけるLSI断面図、第１１図は第１０図の
バイポーラトランジスタのシンボル図、第１２図
は第１０図のCMOSインバータのシンボル図、
第１３図は第５図の送信権判定回路およびアドレ
ス判定回路の回路図、第１４図は第５図における
データ受信の処理手順図、第１５図は第５図の送
信権信号のタイミング図である。１５……一定信号長、２８……受信クロツク、
２９……送信クロツク、３６……制御回路、３８
…送信権判定回路、３９……アドレス判定回路、
４１Ａ，４１Ｂ……受信バツフアレジスタ、４４
……CRC判定回路、４５……送信バツフアレジ
スタ、４６……CRC生成回路、６０……位相同
期回路、６１……Ｎてい倍クロツク、８０……メ
モリ制御回路、TC……転送語長。

Claims

【特許請求の範囲】１信号をフレーム単位に伝送する信号伝送回路
において、送信開始に必要な送信権信号パターン
を記憶する送信権信号パターンレジスタと、送信
時における並列の送信データを直列に変換する並
列・直列変換回路と、受信時における直列の受信
データを並列に変換する直列・並列変換回路と、
前記受信データと前記送信権信号パターンとの一
致を判定する送信権判定回路と、１フレームを複
数に分割し、分割された一定信号長毎のエラー判
定用信号を生成するエラー判定信号生成回路と、
前記受信データの一定信号長毎にエラーの有無を
判定するエラー判定回路と、前記１フレームの信
号長を示す転送語長を前記受信データから検出
し、受信データ語長と前記転送語長との一致を判
定する語長判定回路と、前記一定信号長の受信デ
ータを一時記憶する受信バツフアレジスタと、前
記受信データに同期する受信クロツクをＮてい倍
クロツクから前記受信データのレベル変化に同期
させて生成する位相同期回路と、信号処理用デー
タを記憶するメモリとの間の信号転送制御を管理
するメモリ制御回路とからなり、任意に設定され
る前記送信権信号パターンを受信して送信を開始
し、前記転送語長と前記受信データ語長とを前記
語長判定回路で比較し、前記受信データの宛先が
一致し、かつ、前記受信データが正常の場合にの
み前記受信データを前記受信バツフアレジスタか
ら前記メモリに転送する構成としてあることを特
徴とする信号伝送回路。２前記転送語長は送信データの数を計数して得
たデータとしてある特許請求の範囲第１項記載の
信号伝送回路。３前記受信バツフアレジスタは複数個からな
り、受信データを受信中にすでに記憶されている
データをメモリに転送するようにしてある特許請
求の範囲第１項または第２項記載の信号伝送回
路。４前記エラー判定回路は、受信データ長と転送
語長との一致をメモリに転送した後に判定するよ
うに構成してある特許請求の範囲第１項または第
２項または第３項記載の信号伝送回路。５前記各回路はバイポーラ素子とコンプリメン
タリMOS素子とで構成してあり、前記各素子は
１枚のウエーハ上に形成してある特許請求の範囲
第１項または第２項または第３項または第４項記
載の信号伝送回路。