JPS58210741A - 信号伝送回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は信号伝送回路に係り、特に信号をフレーム単位
に伝送するのに好適な信号伝送回路に関するものである
。

最近の信号処理システムでは、階層化、分散化が進んで
いる。これは計算機の高機能化、マイクロコンピュータ
の高機能化・高性能化によるところが大きい。このよう
な階層化、分散化の進んだシステムでは、信号処理機能
を有する一つの例として計算機を用いたものについて説
明すると、一つの計算機が他の計算機の管理下にあるメ
モリのデータを直ちに利用でき、あたかも自分の管理下
にあるデータのごとく高速にアクセスできることが要求
される。

この要求に対し、従来の信号処理システムは、第１図乃
至第４図を参照して説明すると、１つの計算機システム
が計算機１、メモリ２、他の計算機システム（第１図と
同じであるから図示しない）とのデータを直列信号でや
りとりを行う信号変換回路４、メモリ２と信号変換回路
４との間で他の計算機システムと伝送すべきデータをバ
ス５を介して転送するだめの制御を行うデータ制御回路
３、及び図示していない各種入出力制御回路とから構成
される。他の計算機システムへの直列送信データは送信
信号線６を介し、また他の計算機システムからの直列受
信データは、受信信号線７を介して伝送される。ここで
は、２つの計算機システム間のデータを直列で伝送する
としているが、これは信号線数が少ない程低価格であり
高信頼性が得られること、また、３個号変換回路４の高
性能化により高速伝送速度が得られ、直列伝送が階層化
、分散化された信号処理システムに適しているからであ
る。

ところでデータ伝送システムにあっては、あらかじめ送
受信間で取り決めた伝送制御手順により、データリンク
の確立解放、データの転送および誤り制御、異常時の開
放などを行う。伝送制御手順には、主にベーシックモー
ドデータ伝送制御手順（ＪＩＳ　Ｃ６２２０で規定）、
会話方式の伝送制御手順、両方向同時伝送制御手順及び
ノ・イレベルデータリンク制御手順（ＪＩＳ　Ｃ６３６
２参照、以下ＩＩ　Ｄ　Ｌ　Ｃと略す）が用い（れてい
る。

１１ＤＬｃの伝送の単位であるフレーム構成を第３図を
参照して説明する。第３図は開始フラグシーケンスＦで
始まり、終結フラグシーケンスＦで終わるビットの列で
あり、開始フラグシーケンスＦの次にはアドレスフィー
ルドＡがあり、宛先アドレスを表わしており、アドレス
フィールドＡの次の制御フィールドＣにはコマンドまた
はレスポンスとシーケンス番号が含まれ、続く情報フィ
　−ルド■には送信しだいデータ列を配列し、次にアド
レスフィールドＡから情報フィールド■までのエラー検
出のだめのフレーム・チェック・シーケンスＦＣ８があ
り、最後に終結フラグシーケンスＦが続く。

送信時においては、メモリ２内にアドレスフィールドＡ
１制御フィールドＣ及び情報フィールドＩが格納されて
いて、これらが１フレームの伝送デー−夕となり、フレ
ーム・チェック・シーケンスＦＣ８は信号変換回路４に
おいてアドレスフィールドＡ１制御フィールドＣ及び情
報フィールド■から循環冗長符号（以下ＣＲ，Ｃと略す
）方式で生成される信号であり、受信時でのエラー検査
に用いる。

フレーム・チェック・シーケンスＦ、Ｃ８Ｕ、一般に生
成多項式Ｘ”＋Ｘ１２＋Ｘ’＋１の剰余として求められ
る。

開始フラグシー　ケンストと終結フラグシーケンスＦの
信号列は０１１１１１１０であり、アドレスフィールド
Ａからフレーム・チェック・シーケンス１ｉ”　ＣＳま
では連続した５個のｌの信号の次には送信時に必ず０を
挿入し、受信時には０を削除する。

この開始フラグ７〜ケンスＦ１終結フラグシーケンスｌ
−の発生及び検出と、０挿入及び０検出は（１４号変換
回路４で行われる。

複数の計算機ンステノ・間でのデータ転送方式には、イ
ベント、回報及びモニタがある。ある計算機システムか
ら他の特定の計算機ンステムヘデータを転送する方式が
イベントであり、特定あるいは複数のｄ１鍮機／ステム
ヘデータを転送する方式が同報であり、ある計算機ンス
テノ・が他の複数の計算機システムへ同じデータを転送
する方式がモニタである。イベント回報まだはモニタの
いずれの方式を採用するかは適用するシステノ、であら
かじめ決められ、イベントでは受信側がアドレスフィー
ルドＡにある宛先アドレスと自分のアドレスが一致した
時のみ受信データを取り込むのにχ・１し、回報では回
報アドレスに一致した時、全ての１ｔ３ｉＴ機システト
が取り込み、モニタでは受信側が宛先アドレスの一致、
不一致の検査を行わず、全ての受信データを取り込む。

次に、受信側における手順を説明する。メモリ２内には
、第２図に示すように、受信データを一時記憶するバッ
ファメモリ８と正しい受信データを記憶する受信データ
メモリ９の記憶場所が割り当てられている。第４図にお
いて、先ず、受信信号線７より受信した直列受信信号に
ついて信号変換回路４が開始フラグシーケンスＦを検出
すると、直列信号から並列信号に変換され（１００）、
バッファメモリ８への転送要求が信号変換回路４からデ
ータ制御回路３へ出され、データ制御回路３はバス５の
制御占有権を獲得した後、並列データをバス５を介して
バッファメモリ８へ転送スる（１１０）。受信データが
連続している間、この手順をくり返し、終結フラグ／−
ケ／スＦを検出してｌブロックの受（ｉ３が終了すると
（１２０）、フレーム・チェック・／−タンス＋−”　
Ｃ８Ｋ　ヨ！り　１ブロツクの受信データのエン−有無
を判定しく１３０）、その結果が割算機１に報告される
。

エラーの場合は、イベントであれば再生要求などの処置
がとられ、回報ではその時点で処理終了となる。一方、
エラーのない正常の場合には、言１尊機１はイベントで
はバッファメモリ８に記憶されている受信データの中の
アドレスフィールドＡの宛先アドレスが自分のアドレス
と一致しているか否かを判定しく１５０）、一致した場
合にノ；ツファメモリ８に記憶されている受信データを
受信データメモリ９へ計算機がソフトウェアで転送しく
１６０）、宛先アドレスが不一致の場合には・くラフア
メモリ８内の受信データは不要となって使用されない。

また、エラーの無い正常の場合のモニタでは、宛先アド
レスの一致・不一致の検査は行われず、直ちにイベント
または回報と同じ処理であるバッファメモリ８から受信
データメモリ９への転送が行われる。受信データメモリ
９へ記１：ａされた゛受信データは最終的に計算機が使
用できるデータとなる。また、ここでの並列信号の１語
長は、計算機１、メモリ２、バス５のデータの１語長と
一致する必要はなく、１語長を満足できるように転送回
数を変化させることによって実施できるが、一般的には
整数倍あるいは整数の逆数倍が用いられる。

以上の説明で明らかなように、従来技術では受信時に必
要となるバス５の占有サイクル数は１語データあたり、
信号変換回路４からバッファメモリ８へ、バッファメモ
リ８から計算機１へ、そして計算機１から受信データメ
モリ９への合計３サイクルと大きく、計算機１の負荷が
大きくなり、他の演算能力が低下するという欠点がある
。

さらに、データ受信後、受信したデータを計算機が使用
できるまでの待ち時間は、前述のノ；ス占有時間が３サ
イクルであること及びアドレス判定時間の必要なことか
ら、例えばメモリアクセス時間を５００ｎｓ、１語長を
１６ビツト、受信データ艮を４０９６バイトとすると３
ｍｓ以上と極めて長い。

、′″７・ｙ°′ｙｌ−１“Ｊ＃ｏ９ｒ’＃　（Ｉｓ・
１１”１０−ノヒ、オフィスオートメーション、ホーム
コンピュータ等に晃られる多数の端末間情報伝達が進む
中で、信号は正しく伝送されなければならない。さらに
、誤って伝送されたデータを受信側で正しいと決定する
ことがあつ−Ｃはいけない。しかし、前述の従来方式で
は、エラー判定はＣＲＣによる判定だけであり、送信を
許可する信号（（１０Ａｈｅａｄｏｌｌｌｌｌｌｌに固
定）、伝送信号語長等の判定は行われておらず、伝送誤
り率が高い。

また、受信クロックは、受信データに同期させるため、
データ制御回路３、信号変換回路４にくらべ１桁以−Ｌ
の高速動作を必要とする。しだがって、信号伝送回路を
ＬＳＩの進歩にもかかわらず従来のＬＳｌの如く同一プ
ロセスによるｌチップ化が困難であった。

本発明の目的は、データ転送に要する時間を減少し、処
理能力の高い計算機ンステムを実現することができ、か
つ、高信頼化をはかることができる信号伝送回路を提供
することにある。

本発明の特徴は、信号伝送回路にアドレス判定機能、一
時記憶機能をもだせ、送信フレームに転送語長を設けて
データ伝送に要する時間を減少させ、受信時に受信した
語長と送信語長とを比較し、また、送信権信号パターン
をプログラマゾルとし、ビット長を長くして送信権信号
認識誤りを減少させ、まだ、高速動作素子と中低速動作
素子を同一ウエ−ハ上に構成して１チツプ■、ＳＩ化し
た点にある。

以下本発明の一実施例を第５図乃至第１５図を用いて詳
細に説明する。

まず、一実施例の構成を第５図を参照して説明する。信
号伝送回路のインタフェース端子としては、信号伝送回
路が盛装とする複数のレジスタの一選択用の複数のアド
レス信号２０、複数のデータ信号２１．エラー有無を示
すエラー信号２２、計算機のバスの獲得のだめのバス要
求信号２３及びバス許可信号２４用とイベノ］・・同報
・モニタ設定用の設定端子２５及び直列信号−の送信信
号線６、受信（ｆｉ号線７、送信クロック２９用とがあ
り、他に図示していないが複数のレジスタの読み出し・
書き込み信号、信号伝送回路の選択１１３号及び駆動り
ｒ１ツク用のものがある。

アドレス信号２０は入出力信号で、内部の複数のレジス
タを選択するデコーダ３００人力となり、°まだ、第１
図のメモリ２のアドレスを指示する４ｊ号でアドレスレ
ジスタ３１の出力に接続されている。アドレスレジスタ
３１は、メモリ２のアドレスを指示する４組のアドレス
、すなわち、第３図の受信データメモリ９のアドレス、
送信データメモリ１０のアドレス、受信及び送信を複数
のブロックを連続して行う場合に次のブロックの受信デ
ータメモリ９のアドレス及び転送語数、送信データメモ
リ１０のアドレス及び転送語数を記憶し−Ｃいるメモリ
２のアドレスを指示する受信チェインアドレス及び送信
チェインアドレスを記憶し２ている。アドレスレジスタ
３１の初期値はデータ信号２１から内部データバス２７
を介するか、あるいは回報において、受信データメモリ
９のアドレスは、受信データの情報フィールド■（第３
図す照）より入力され、４組のアドレスはデコーダ３０
の出力で選択される。まだメモリ２と信号伝送回路内の
受信バッファレジスタ４１Ａ及び４１０あるいは送信バ
ッファレジスタ４５との間のデータ転送時には、信号伝
送回路内の制御回路３６により選択された４組のアドレ
スのうちの１組を選り＜【１、これをアドレス信号２０
を介して出力して該当するメモリ２の１語をアクセスし
、これと並行して選択された１組のアドレスを加減算回
路３２により制御回路３６で指示された加算あるいは減
算あるいはそのままの演算を行い、結果をアドレスレジ
スタ３１に格納し、次の１語のデータ転送時のアドレス
に用いる。

転送語数レジスタ３３は、送信及び受信の２組の転送語
数を記憶し、初期値はデータ信号２１から内部データバ
ス２７を介するか、あるいは同報においては受信データ
の転送語数が受信データの情報フィールド■より入力さ
れ、２組の転送語数はデコーダ３０により選択される。

またメモリ２と信号伝送回路内の受信バッファレジスタ
４１Ａ及び４１Ｂあるいは送信バッノ′ｊレジスタ４５
との間のデータ転送が１語実行される毎に制御回路３６
により、転送語数は減算回路３４で１ずつ減数され、初
期設定された転送語数だけのデータ転送が実行されると
減数回路３４から制御回路３６に転送終了を報告する。

この転送終了は転送語数レジスタ３３から制御回路３６
へ報告される方式を用いてもよい。

制御レジスタ３５はデータ信号２１より内部データバス
２７を介するか、あるいは設定端子２５の状態を初期値
設定処理手順に従うか、あるいは制御回路３６から制御
状態を変更することにより制御値が設定さオＬる。制御
レジスタ３５は信号伝送回路の制御値を記憶しており、
制御回路３６の人力となる。

バス占有回路３７はメモリ２とのデータ転送でバス５の
占有制御を行うもので、制御回路３６からバス使用要求
があるとバス要求信号２３を例えば計算機／ステムの１
構成であるバス管理回路（図示せず）に出力し、バス管
理回路からパス１１可信号２４を通してバスの使用許可
を受けると、これを制御回路３６に報告し、制御回路３
６はバス使用許可に基づきメモリ２とのデータ転送の実
行を管理する。ここで、アドレスレジスタ３１゜加減算
回路３２、転送語数レジスタ３３、減り回路３４及びバ
ス占有回路３７でメモリ制町１回路８０を構成している
。

送信バッファレジスタ４５は、送信時にメモリ２からデ
ータ信号２１及び内部データバス２７を介して転送され
る１〜３語の並列の送信データを記憶し、送信バッファ
レジスタ４５が空になると、制御回路３６ヘメモリ２か
ら送信データを転送することを要求する。

送信バッファレジスタ４５の送信データは、７フトレジ
スタ４７で送信クロック２９に同期して並列−直列変換
され、また送信データの一定信号長１５（第６図参照）
毎に一定信号長１５に応じたＣ　ＲＣがＣＲＣ発生回路
４６で発生され、一定信号長１５の後に付加される３、
ｌフレームの送信ｊ−夕とＣＲＣとの前と後には開始フ
ラグノーケンスＦと終結フラノン・−ケンスＩ、Ｎとが
それぞれ付加されて送信信号線６より送信される。なお
、送信データ及びＣＲＣは前述のごとく、送信クロック
２９に同期して連続した５個の１の信号の次に必ずＯを
挿入するゼロ挿入回路４９を介して送信信号線６に出力
される５、まだ、一定イハ号長１５の信号の長さは、後
述する信号伝送回路内の受信時に用いる受信バッファレ
ジスタ４１Ａ反び４１１１の容量に一致するものであり
、大きい程よ＜６４〜４０９６バイトが現在では妥当と
考えられ、将来は更に大容量にできるであろう。

第５図で述べた（ｃｉ号低伝送回路用いるル−ツ、構成
を、第６図と従来のＩＩ　Ｄ　Ｌ　Ｃ手順と比較するた
めに第３図を参照して説明する。フレームが開始フラグ
７−ケンスドで始まり、終結フラグンーケンスＦで終わ
るビット列である仁とはＩＩ　Ｄ　Ｌ　Ｃ手順に同じで
ある。しかし、１１　Ｄ　Ｌ　Ｃ手順でのアドレスフィ
ールドＡ１制御フィールドＣ及び情報フィールド■全体
が、ビット列の順序に変更はなく、受信バッファレジス
タ４１Ａ及び４１Ｂの語長である一定信号長１５毎に分
割され、各一定信号長１５毎に（ＩＩｃ方式で生成さね
るＣＲＣが付加される。第６図では、ｌフレームのデー
タが情報Ｉｌ〜１．のｎ個に分割され、それに応じてＣ
Ｊ（、Ｃｒ〜（４Ｃ，がそれぞれ付加されている１゜な
お、１フレームの転送データが一定信号長１５毎に分割
され、最後に残った剰余のデータ部１、は一定信号長１
５より短かく、そのため、終結フラグシーニーケンスＦ
によりデータ部Ｉ。の長さを検出できる。

一定信号長１５は大きい程よいが、受信バツフ−アレン
スタ４１Ａ及び４１Ｂの容量に制約され、現在では６４
〜４０９６バイトが妥当であり、将来は更に大容量にな
ると考えられるが、受信バッファレジスタ４１Ａ及び４
１１’３の容量の差は本発明の効果を損うものではない
、。

なお、１フレームの中心の第１番目の一定信号長１５に
は、第６図に示すアドレスフィールドＡ及び制御フィー
ルドＣのほかに転送語長′ｒＣ及び情報フィールドＩ＋
が含まれる。

転送語長ＴＣは１バイト以上であり、全体の情報フィー
ルド’Ｉ’ｌ　−Ｉ　、ノ合＋’ｊＦ　ｊ−夕にカ２５
５バイト以下であれば１バイト、２５６〜４０９５バイ
トであれば２バイト、４０９６以」二でも同様にして転
送語長ＴＣのバイト数が決定されるので、イ、ｊ号伝送
回路で転送語長′ｌ″Ｃのハイド長をゾＪ−Ｊグシマブ
ルに制御できるように、制御レジスタ３５に言１算機１
よりあらかじめ書き込み、記憶しておく３、次に、第７
図を用いてデータの送信について説明する。メモリ２内
の送信データメモリ１０に記憶されている送信データは
、メモリ制御回路８０によって送信データの流れ１５（
第６図参照）に沿って信号伝送回路内の送信バッファレ
ジスタ４５に転送される（２００）。並列信号は並列・
直列変換回路（図示省略）により並列から直列に変換さ
れ（２１Ｏ）、ゼロ挿入回路４９で必安な０を挿入して
送信信号線６より直列の送信信シ）が送信される。１バ
イト送信する毎に送信カウンタに１を加算しく２１５）
、これが一定信号長１５になるまで繰り返され（２２０
）、一定信号長１５になるとＣＲＣが発生、付加され（
２３０）、１フレームの送信が実行されるまで（２４０
）繰り返される１、開始フラグノーケンスＦ及び終結フ
ラグンーケ／ストは送信データの前後に付加さｉする。

送信信号線６から逸出されるデー・夕は、送信バッファ
レジスタ４５からのデ〜りと、ＣＲＣ生成回路４６で生
成される（、ＲＣと、受信信号線７から受信し次の局へ
送出する信号とが選択回路４８によって選択され、ゼロ
挿入回路４９を介して出力されるデータにさらに開始フ
ラグシーケンス及び終結フラグシーケンスが付加される
。

次に、受信信号線７から受信される受信データより、受
信データに同期させてその受信データを正確に検出する
受信クロック２８の生成回路である位相同期回路６０に
ついて第８図及び第９図を用いて説明する。他局の送信
クロックに同期して送信された受信データは、自局のク
ロックと位相ずれが生ずるため、受信デ・夕を正しく検
出するだめの受信クロックは、受信データが安定状態で
ある時点、すなわち、受信データ１ピツトの中心で検出
するように受信り１１ツクを同期化すればよい。

このため、１ビツトの周期′ｌ″０に対し、Ｎてい倍ク
ロック（周期Ｔｏ／Ｎ）で受信データの位相ずれを検出
して受信クロックを補正する位相同期方式がよく用いら
れる。これは、Ｎてい倍クロック６１でＮ進カウンタ６
３（本実施例でＮ−８とする。）が分周され、受信信号
線７からの受信データの変化を検出する変化検出回路６
２により受信データに変化がある毎にＮ進カウンタ６３
をリセットし、Ｎ進カウンタ６！３の出力の最」二位ビ
ットＱの出力を受信クロック２８とすることで、この受
信クロック２８により受信データの１ビツト時間の中心
で受信データを正しく検出できる。

第９図（ａ）のＮてい倍クロック６１に基づいてＮ進カ
ウンタ６３が分周され、位相補正前は、Ｎ８の場合、ｃ
ｏ−０７の状態が繰り返さＪするが、受信データに変イ
１があると〔第９図（ｂ）〕、変化検出回路６２からの
出力信号Ｒ，（第９図（Ｃ）〕がＮ進カウンタ６３をリ
セットする。したがって、受信クロック２８は、位相の
補正前の第９図（ｄ）に点線で示した受信クロックが実
線で示す受信クロックに補正され、位相同期が行われた
ことにより受信データを正しく検出することができる。

送信り「」ツク２９及び受信クロック２８は、現在一部
分の機能がＬＳＩ化されている信号伝送回路では高々２
ＭＨ２であるが、中、大型計算機の如く、高速処理を要
求される／ステムでは、光通信を用いることにより１０
〜３２ＭＩＩｚ、近い将来には１００ＭＩＩＺという高
速の送信クロック、受信クロックが要求される。このた
め、位相同期回路６０は、Ｎてい倍クロック６１の速度
で動作する必要がある。一般にＮ＝８〜１６であるから
、Ｎ−１６の場合は、送信クロック及び受信クロックが
３２ＭＩＩＺとすると　位相同期回路６０は５１２ＭＩ
Ｉｚという高速動作となる。

このため、第５図に示す実施例では、信号伝送回路を１
チツプＬＳＩにする対策として、高速部分はバイポーラ
（［３ｉｐｏｌａｒ　）とし、中低速部分は低消費電力
で高密度集積にできるｃＭｏｓ（ｃｏ−ｍｐｌｅｍｅｎ
ｔｒｙ　Ｍｅｔａｌ　Ｑｘｉｄｃ　５ｃｍ１ｃｏｎｄｕ
ｃｔＯｒ　）で構成し、これらを同一基板（ウェーハ）
上に形成するようにした。

次に、製造プロセスについて第１０図乃至第１２図を参
照して説明する。第１θ図には代表的なバイポーラ（Ｂ
ｉｐＯｌａｒ）　ｌ−ランジスタ８１、ＣＭＯＳインバ
ータ８２を示しである。第１１図はトランジスタ８１の
シンボル図、第１２図はインバー１８２のシンボル図−
ｔＪル。ＣＭＯＳインバータ８２は１）チャネルＭＯ８
（ｔ）Ｍｏｓ　）８３とＮチャネルＭＯＳ　（ＮＭＯＳ
　）８４とから構成してあり、第１Ｏ図に示すように、
Ｉ）型基板８５のウェーハ８６にバイポーラトランジス
タ８１のコレクタＣをｎ　＋、ベースＢ’ｉ　ｐ、エミ
ッタＥをｎ＋で形成し、ＣＭＯＳイ／バインバ２は、Ｐ
ＭＯ８８３のソースＳ及びインバータ８２の出力端Ｖｏ
どなるドレインはｐ”、ＮＭＯＳ８４のドレインＤ及び
インバータ８２の出力端■。となるソースはｎ＋で形成
する。ＰＭＯ８８３、ＮＭＯＳ８４のゲートＧは、酸化
膜８７を制餡１し、ＭＯＳ）ランジスタの導通、非導通
を決定するようにする。バイポーラトランジスタ８１と
ＣＭＯＳインバータ８２とは、それぞれｐ１分離領域８
８、ｎ９埋込層８９により分離され、すべての回路の組
合せができる。したがって、上述の説明から明らかなよ
うに、異なるプロセスの素子を同一１シエーバ８６に形
成することができ、機能を高速部分と中低速部分とに分
け、それぞれに適したプロセスを用いて要求される動作
速度を実現する信号伝送回路を製造することができる。

次に、受信信号線７から受信した直列の受信信号は、位
相同期回路６０で同期化された受信クロック２８に基づ
き１ビツト毎に正しく検出される。

■フレームの受信は、フラグ検出回路４０で開始フラグ
シーケンスＦと終結フラグノーケンスＦが検出され、開
始フラグシーケンスＦと終結フラグンーケンスＦとの間
の受信信号は、受信クロック２８に同期して連続した５
個の１の次の０を削除　　　　　　　□するゼロ削除回
路４３を介して／フトレジスタ４２に人力される。さら
に、受信信号は、ＣＲ，Ｃ判定回路４４及び受（、：：
語長カウンタ５０に入力され、送信時に一定信号語長１
５毎にＣＩｔ　Ｃを生成して挿入しであるため、受信語
長カウンタ５０が一定信号語長１５に等しくなると、続
いて受信される受信信号を（：　Ｉｔ　Ｃと認識し、（
”　１１．　Ｃ判定回路４４で受信エラーの有無を検査
する。エラーが検出されると、制御回路３６へ報告され
、エラー信号２２を介して計算機に報告される。

また、開始フラグンーケンスＦに続くアドレスフィール
ドＡの宛先アドレスがあらかじめ該当する計算機ンステ
ムのアドレスが設定されている第１３図に示すアドレス
判定回路３９の宛先アドレスレジスタ６５の内容と一致
するか否かを比較回路６８で判定し、その結果が制御回
路３６に報告される。

シフトレジスタ４２の出力は、直列信号から並列信号に
変換されて、一定信号長１５の長さの受信バッファレジ
スタ４１Ａあるいは４１１３に入力されて記憶される。

ＣＲＣエラーがなく、宛先アドレスが一致した場合に、
受信バッファレジスタ４１Ａあるいは４１１３に記憶さ
れた受信データは、内部データバス２７、データ信号２
１を介してメモリ２内の受信データメモリ９（第２図参
照）にメ七り制御回路８０によって転送される。

ここで、受ｆｌＮバッファレジスタ４１Ａ及び４１１Ｓ
は一定信号長１５の長さをもつバッファが２組あるが、
これは、受信データの受信中にすでに受信し、メモリ２
への転送許可のある受信データを受信データメモリ９へ
転送するだめである。

なお、第１３図の６６は比較回路、６７は送信権パター
ンレジスタで、これらで送信権判定回路３８を構成して
いる。

次に、データの受信の処理手順を第１４図を参照して説
明する。受信信号線７から受信した直列信号は、ゼロ削
除回路４３で不要な０を削除して、シフトレジスタ４２
に入力し、続いてイベントまたは同報では、開始フラグ
シーケンスＦに続く宛先アドレスが宛先アドレスレジス
タ６５の内容と一致するか否かを判定しく３３０）、一
致した場合は引き続き受信することを許可すると同時に
、制御フィールドに続く転送、；ｔ！　Ｋ’ｌ　ｉ”　
Ｃを検出して記憶する（３４０）。

宛先アドレスが一致すると、直列・並列変換回路（図示
せず）で直列・並列変換された（２５０）受信データが
受信バッファレジスタ４１Ａ、４１１１へ転送され（２
６０）、受信カウントが１ずつ加算される（２７０）。

受信カウントの内容は一定信号長１５と比較しく２８０
）、終了すると、Ｃ１（Ｃエラー判定を行い（２９０）
、エラーがあれば異常報告を行い（３５０）、正常であ
れば、受信バッファレジスタ４１Ａ、４１Ｂから受信デ
ータメモリ９へ転送を開始す、る（３００）、、同＋１
．’１に１フレームが終了したか否かを終結フラグン〜
ケ／ス■−の検出で判定しく３１０）、■フレームが終
ｒしていない場合は続いて受信データを受イーする。一
方、■フレームが終了した場合は、ｌル−ムで受信した
受信語数が転送語長と一致したか否かを判定しく３２０
）、一致すれば正常ｆｆｌフレームの受信であったと判
定し、不一致であｉｌば、異常を計算機へ報告しく３５
０）、今までの受信データメモリ９の受信データを使用
禁止とする。

次に、複数の計算機ンステムが環状に接続されている場
合、各言４算機システムに接続さｉｌている信号伝送回
路で送信データが準備されているときは、送信権信号を
受信すると、送信デー・夕を送（＋３送信権信号のパタ
ーンは、□ｏ　Ａｈｅａｄ　（ＯＡ）Ｏｌｌｌｌｌｌｌ
が一般的である。しかし、伝送線へ重畳したノイズによ
り一般の受信データが送信権信号に誤って判断されたり
、ＯＡであるにもかかわらずＯＡと認識できない場合が
ある。例えば、５１２バイト長のデータでは、１年に５
回程度の誤りが生ずる。したがって、１バイトあるいは
２バイトの長さの送信権パターンを第１３図に示す送信
権パターンレジスタ６７にあらかじめ記憶させる。送信
権パターンとして、本実施例では、２バイト長とし、最
上位ビットと最下位ビット及び最下位から第２のビット
を０と１〜、中間の１３ビツトを１とするようにしであ
る３゜ 送信権パター／は、長いほど誤り率を減少できるが、構
成回路が大きくなると効果が−にからないため、１〜２
バイトがよい。この長さはユーザにより任意に設定でき
、／ステノ・の許容誤り率に基づいて送信権パターン及
び長さを決定できる。

制御回路３６（第５図）は、−１イクロゾログラムある
いはプログラマブル・ロジック・アレイあるいはランダ
ムロジックのいずれかあるいはとｉｔらの組合せで構成
する。

以上の説明よりわかるように、本発明の実施例によれば
、次の効果が得られる。

１、宛先アドレス判定して受信バッファレジスタに転送
した受信データが正常時のみ計算機へ受信データを転送
するようにしているので、３１９機の信号伝送処理の負
荷率を１／２に削減することができ、また、バスの占有
率を１／２に削減できる。

２、フレーム内への転送語数の設置、送信権パターンの
拡張、フレームの複数分割毎の（’　Ｉ’ｉＬ　Ｃｆ４
１定により、信号伝送誤り率を５１２バ（＋−の場合数
年に１回程度に低減でき、信頼性をＩＯ（６以」二に高
くできる。

３、高速動作部をバイポーラで、中低速部を０ＭＯ８で
構成し、１ウエーノ・に形成できるので、■チップＬ　
Ｓ　Ｉ化して部品点数削減を０かることができる。

なお、送信時にフレームに内蔵させる転送語数は、計算
機があらかじめ設定するかわりに、信号伝送回路が１フ
レームの送信語数を計数し、ｌフレー］、の終結フラグ
シーケンスｌ、Ｎの直前に転送語数とこのだめのＣＲＣ
を設けるようにしてもよく、それによって効果が損なわ
れることはない、。

まだ、転送語数と受信データ数との一致判定を信号伝送
回路で行わず、計算機が１フレーム受信完了後に実行す
るようにしてもよい。この場合、計算機の負荷率はわず
か増加するが、それ以上に信号伝送回路構成を簡単化で
きる。

捷た、位相同期回路６０のＮてい倍クロック６１でＮ　
８とされる場合について説明しだが、高々ＩＭＩＩＺの
送信クロック、受信クロックであれば、Ｎ−４でも１１
慣〜い受’Ｉｔ’；　’ｊ’−夕を・検出できる。

しかし、１〜１００ＭＩＩの送信クロック、受信クロッ
クの場合は、Ｎ　８あるいは１６が必要である。さらに
、Ｎ〜３２以１−であれば、位相ずれを少なくできるが
、すでに述べたことから明らかなように、Ｎ進カウンタ
６３が極めて大きい高周波クロックで動作可能の素子で
あることが必要となる４゜ まだ、■−記した実施例では、バイポーラとＣＭ　ＯＳ
　ノ組合セトしであるが、ＥＣＩ、（ｌ’ｍ１ｔｔｃ＋
Ｃｏｕｐｌｅｄ　ｌ、ｏｇｉｃ　）をＩＩいてさらに高
速化を可能とし、ＣＮ１０Ｓと組合せると、高速の信号
伝送回路を構成できる３、 以−１−説明したように、本発明によれば、計９機の負
荷率及びバスの占有率をそれぞれ１／２に減少でき、デ
ータ転送に要する時間を減少し、処理能力の高い割算機
／ステムを実現することができ、また、信号伝送の信頼
性を従来にくらべ１０３〜１０７倍に向」二でき、さら
に、異なる回路プ［」ヒスを同一ウニ−・・上に構成で
き、高速信号伝送回路の１チツプＬＳＩ化をはかれると
いう効果がある。

【図面の簡単な説明】

第１図は計算機／ステノ・構成図、第２図は第１図の）
七り構成図、第３図は第１図で用いる従来のフレーム構
成図、第４図は第１図のデータ受信の従来の処理手順図
、第５図は本発明の信号伝送回路の一実施例を示すブロ
ック図、第６図は第５図で用いるフレーム構成図、第７
図は第５図のデータ送信の処理手順図、第８図は第５図
の位相同期回路の回路図、第９図は第８図の各部信号の
タイミング図、第１Ｏ図は第５図の回路を製造するとき
におけるＬＳＩ断面図、第１１図は第１０図のバイポー
ラトランジスタのシンボル図、第１２図１．１１０図の
ＣＭＯＳインバータのシンボル図、第１３図は第５図の
送信権判定回路およびアドレス判定回路の回路図、第１
４図は第５図におけるデータ受信の処理手順図、第１５
図は第５図の送信権信号のタイミング図である９゜ １５・・・一定信号長、２８・・・受信クロック、２９
・・・送信クロック、３６・・・制御回路、３８・・・
送信権判定回路、３９・・パアドレス刊定回路、４１Ａ
、４１１３・・・受信バッファレジスタ、４４・・・Ｃ
ＲＣ判定回路、４５・・・送信バッファレジスタ、４６
・・・ＣＲＣ生成回路、６０・・・位相同期回路、６１
・・・Ｎてい倍り［１ツク、８０・・・メモリ制御回路
、ｒＣ・・・転送語長。 茗４（ｆＪ ｆｌｔｔ（２ｆＪ １２ ） Ｆ ｆ７ｑ（Ｅ

Claims (1)

1. 【特許請求の範囲】 １、信号をフレーム単位に伝送する信号伝送回路におい
   て、送信開始に必要な送信権信号パターンを記憶する送
   信権信号パターンレジスタと、送信時における並列の送
   信データを直列に変換する並列・直列変換回路と、受信
   時における直列の受信データを並列に変換する直列・並
   列変換回路と、前記受信データと前記送信権信号パター
   ンとの一致を判定する送信権判定回路と、１フレームを
   複数に分割し、分割された一定信号長毎のエラー判定用
   信号を生成するエラー判定信号生成回路と、前記受信デ
   ータの一定信号長毎にエラーの有無を判定するエラー°
   判定回路と、前記１フレームの１ｄ号長を示す転送語長
   を前記受信データから検出し、受信データ語長と前記転
   送語長との一致を判定する語長判定回路と、前記一定信
   号長の受信データを一時記憶する受信バッファレジスタ
   と、前記受信データに同期する受信クロックをＮてい倍
   り「１ツクから前記受信データのレベル変化に同期させ
   て生成する位相同期回路と、信号処理用データを記憶す
   るメモリとの間の信号転送制御を管理するメモリ制御回
   路とからなり、任意に設定される前記送信権信号パター
   ンを受信して送信を開始し、前記転送語長と前記受信デ
   ータ語長とを前記語長判定回路で比較し、前記受信デー
   タの宛先が一致し、かつ、前記受信データが正常の場合
   にのみ前記受信データを前記受信バッファレジスタから
   前記メモリに転送する構成としであることを特徴とする
   信号伝送回路。 ２、前記転送語長は送信データの数を計数して得たデー
   タとしである特許請求の範囲第１項記載の信号伝送回路
   。 ３、前記受信バッファレジスタは複数個からなり、受信
   データを受信中にすでに記憶されているデータをメモリ
   に転送するようにしである特許請求の範囲第１項または
   第２項記載の信号伝送回路。 ４、前記エラー判定回路は、受信データ長と転送語長と
   の一致をメモリに転送した後に判定するように構成しで
   ある特許請求の範囲第１項または第２項または第３項記
   載の信号伝送回路。 ５、前記各回路はバイポーラ素子とコンプリメンタＩＪ
   　Ｍ　ＯＳ素子とで構成してあり、前記各素子は１枚の
   ウェー・・−Ｆに形成しである特許請求の範囲第１項ま
   たは第２項または第３項または第４項記載の信号伝送回
   路。