KR100308902B1 - 이더넷 매체접속제어계층에서 수신패킷의 에러 처리 방법 및 장치 - Google Patents

이더넷 매체접속제어계층에서 수신패킷의 에러 처리 방법 및 장치 Download PDF

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Abstract

본 발명은 이더넷에서 물리계층으로부터 패킷을 수신하고, 이 수신된 패킷을 스위치로 전송하는 매체접속제어(MAC)계층에서의 패킷 수신시 에러를 처리하는 장치를 개시하고 있다. 이더넷에서 물리계층으로부터 패킷을 수신하여 선입선출메모리에 저장하였다가 스위치로 전송하는 매체접속제어(MAC)계층에서의 수신 패킷을 처리하는 방법에 있어서, 상기 물리계층으로부터 패킷을 수신하고, 이 수신되는 패킷을 상기 선입선출메모리에 저장하는 제1과정과, 상기 패킷을 수신하는 동안, 상기 물리계층으로부터 수신되는 데이터 유효 신호의 상태를 검사하여 에러 발생 여부를 체크하는 제2과정과, 상기 제2과정에서 에러가 발생이 감지된 경우, 상기 수신되는 패킷을 상기 선입선출메모리에 저장하는 동작을 중지시키는 동시에 상기 스위치로의 패킷 전송도 중지시키고 상기 스위치로 에러가 발생하였음을 나타내는 신호 및 수신패킷의 종료를 나타내는 신호를 전송하는 제3과정으로 이루어짐을 특징으로 한다.

Description

이더넷 매체접속제어계층에서 수신패킷의 에러 처리 방법 및 장치{ERROR PROCESSING METHOD AND APPARATUS OF RECEPTION PACKET IN MEDIA ACCESS CONTROL LAYER OF ETHERNET}
본 발명은 이더넷의 매체접속제어계층에서 수신되는 패킷을 처리하는 방법 및 장치에 관한 것으로, 특히 수신패킷의 에러가 발생한 경우의 처리 방법 및 장치에 관한 것이다.
근거리통신망(LAN: Local Area Network)은 비교적 좁은 지역 내에 있는 데이터 통신 단말을 상호 연결하는 통신망이다. 이러한 LAN의 망 구성 형태(topology)는 버스(Bus)형, 링(Ring)형, 스타(Star)형, 트리(Tree)형으로 구분된다. 이중에서 가장 일반적으로 사용되고 있는 형태가 버스형 망으로, 이 형태를 사용하는 대표적인 LAN으로 이더넷(Ethernet)이 있다.
한편 이더넷(Ethernet)의 매체접속제어(MAC: Media Access Control)계층에서는 물리(Physical)계층으로부터의 패킷(Packet)을 수신하여 처리하게 된다. 이때 물리계층으로부터 데이터를 수신할 시 에러가 발생하는 경우에는 그에 해당하는 에러처리를 MAC계층에서 처리하게 된다. 보다 구체적으로 말하면, MAC계층에서는 물리계층으로부터의 패킷을 수신하다가 64바이트(bytes)를 초과하는 패킷에서 에러가 발생하는 경우에는 그 패킷의 마지막까지 모든 패킷을 수신하여 다음 스테이지(stage)로 전송을 하며, 이와 함께 에러의 발생 사실을 나타내는 에러신호(error signal)를 전송하게 된다. 이러한 MAC계층에서의 수신데이터에 대한 에러 처리 방법을 포함하는 MAC 프로토콜 표준 및 논리연결제어(LLC: Logical Link Control) 표준은 이미 IEEE(Institute of Electrical and Electronics Engineers) 802 위원회에 의해 발표된 바 있으며, 그 표준은 ISO(International Standard Organization)에서도 그대로 채택된 바 있다.
상기 표준내용에 따르면, MAC계층에서 패킷을 수신하다가 64바이트 이하의 패킷에서 에러가 발생한 경우에는 무시해 버리도록 하고 있다. 그러나 64바이트를 초과하는 패킷에서의 에러가 발생하는 경우에는 그 패킷의 마지막까지 수신하여 다음 스테이지(예: 스위치)로 전송을 하고, 이와 함께 에러가 발생하였음을 나타내는 에러신호를 발생하여 전송하도록 하고 있다. 그러므로 필요 없는 에러 패킷에 대한 수신이라는 오버헤드(overhead)가 발생하게 되는 문제점이 있다. 특히 다음 스테이지인 스위치(Switch)는 불필요한 패킷을 수신하는 데 시간을 소비하여야 하기 때문에 그만큼 시스템의 성능이 저하되는 문제점이 있다.
따라서 본 발명의 목적은 이더넷의 MAC계층에서 에러가 발생된 패킷을 수신함에 따른 오버헤드를 줄이고, 불필요한 패킷을 수신하는 데 소비하여야 하는 시간을 없애는 동시에 수신 성능을 향상시키는 방법 및 장치를 제공함에 있다.
상기한 목적을 달성하기 위한 본 제1발명은 이더넷에서 물리계층으로부터 패킷을 수신하여 선입선출메모리에 저장하였다가 스위치로 전송하는 매체접속제어(MAC)계층에서의 수신 패킷을 처리하는 방법에 있어서, 상기 물리계층으로부터 패킷을 수신하고, 이 수신되는 패킷을 상기 선입선출메모리에 저장하는 제1과정과, 상기 패킷을 수신하는 동안, 상기 물리계층으로부터 수신되는 데이터 유효 신호의 상태를 검사하여 에러 발생 여부를 체크하는 제2과정과, 상기 제2과정에서 에러가 발생이 감지된 경우, 상기 수신되는 패킷을 상기 선입선출메모리에 저장하는 동작을 중지시키는 동시에 상기 스위치로의 패킷 전송도 중지시키고 상기 스위치로 에러가 발생하였음을 나타내는 신호 및 수신패킷의 종료를 나타내는 신호를 전송하는 제3과정으로 이루어짐을 특징으로 한다.
상기한 목적을 달성하기 위한 본 제2발명은 이더넷에서 물리계층으로부터 패킷을 수신하여 선입선출메모리에 저장하였다가 스위치로 전송하는, 매체접속제어(MAC)계층에서의 수신 패킷 처리 장치에 있어서, 소정의 제어를 받아 패킷을 저장하였다가 상기 스위치로 전송하는 선입선출메모리와, 상기 패킷이 수신되는 동안, 상기 물리계층으로부터 수신되는 데이터 유효 신호의 상태를 검사하여 에러 발생을 감지하면 에러발생신호를 출력하는 에러제어부와, 상기 데이터 유효 신호와 에러발생신호에 따라 노말상태, 에러상태, 혹은 아이들상태로 변환되는 스테이트머신을 가지며, 상기 물리계층으로부터 수신되는 패킷이 상기 선입선출메모리에 저장되거나 상기 선입선출메모리에서 독출되어 상기 스위치로 전송되도록 제어하는 선입선출메모리제어부로 구성되며, 상기 스테이트머신이 에러상태일 때, 선입선출메모리제어부는 상기 선입선출메모리에 수신 패킷을 저장하는 동작을 중지시키는 동시에 상기 스위치로의 패킷 전송도 중지시키고 상기 스위치로 에러가 발생하였음을 나타내는 신호 및 수신패킷의 종료를 나타내는 신호를 전송함을 특징으로 한다.
도 1은 본 발명에 따른 이더넷 매체접속제어(MAC)계층에서 패킷을 수신하여 처리하는 구성을 보여주는 도면.
도 2는 도 1에 도시된 스테이트머신에 의한 수신데이터 처리의 스테이트 다이어그램.
도 3은 도 1에 도시된 선입선출(FIFO)제어부에 의해 수행되는 수신패킷에 대한 에러처리시 동작타이밍을 보여주는 도면.
이하 본 발명의 바람직한 실시예의 상세한 설명이 첨부된 도면들을 참조하여 설명될 것이다. 하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의기능을 고려하여 정의 내려진 용어들로서 이는 사용자 또는 칩 설계자의 의도 또는 관례 등에 따라 달라질 수 있으므로, 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1은 본 발명에 따른 MAC계층에서의 수신 패킷에 대한 에러를 처리하는 구성을 보여주는 도면이다. MAC계층에서는 물리계층(PHYSICAL LAYER)(10)으로부터 패킷을 수신하여 선입선출(FIFO; First In First Out)메모리(50)에 저장하였다가 스위치엔진인터페이스(SWITCH ENGINE INTERFACE)(60)를 통해 다음 스테이지(stage)인 스위치(도시하지 않음)로 전송하게 된다. 이러한 MAC계층에는 FIFO제어부(20), 에러제어부(40) 및 FIFO메모리(50)가 구비된다. 그리고 상기 FIFO제어부(20)의 내부에는 스테이트머신(STATE MACHINE)(30)이 구비된다.
상기 도 1에서, 에러제어부(40)는 물리계층(10)으로부터 패킷(S2)이 FIFO제어부(20)로 수신될 시 이 수신되는 패킷(예: 4비트)에 에러가 발생하였는지 여부를 감지한다. 상기 에러제어부(40)는 수신되는 패킷의 충돌(collision), FIFO메모리(50)의 오버플로우(overflow), 패킷에 대한 패리티(parity) 및 CRC(Cyclic Redundancy Code)에러 등을 체크함으로써 수신 패킷에 에러가 발생하였는지 여부를 감지한다. 수신 패킷에 에러가 발생한 것으로 감지되는 경우, 에러제어부(40)는 이 사실을 나타내는 신호(S5: ERROR)를 FIFO제어부(20)로 출력한다. FIFO메모리(50)는 FIFO제어부(20)에 의한 제어신호(S3)에 따라 제어되어 물리계층(10)으로부터 수신되는 패킷을 저장하였다가 스위치엔진 인터페이스(60)로 전송하는 역할을 한다. FIFO제어부(20)는 물리계층(10)으로부터 수신되는 패킷을FIFO메모리(50)에 저장하였다가 스위치엔진 인터페이스(60)로 전송하는 동작을 제어한다. 이러한 제어동작은 FIFO제어부(20)가 제어신호(S3)를 이용함으로써 이루어지게 된다. 이때의 제어신호(S3)로는 출력인에이블(OEN: Output ENable)신호, 라이트인에이블(WEN: Write ENable)신호, 칩선택(/CS: Chip Select)신호가 될 수 있다. 상기 FIFO제어부(20)의 내부에는 스테이트머신(STATE MACHINE)(30)이 구비되어 있다. 이 스테이트머신(30)은 에러제어부(40)로부터의 에러신호(S5)에 따라 FIFO제어부(20)의 동작상태를 결정한다. 본 발명의 경우 스테이트머신(30)에 의해 FIFO제어부(20)는 아이들스테이트(IDLE STATE), 노말스테이트(NORMAL STATE) 또는 에러스테이트(ERROR STATE)로 동작하게 된다.
그리고 도 1에서 미설명한 참조부호 S1은 물리계층(10)으로부터 패킷이 수신됨을 나타내는 신호이고, S4는 FIFO제어부(20)가 패킷수신시 에러가 발생하였음을 나타내는 신호(ERR) 및 패킷의 수신을 완료하였음을 나타내는 신호(EOP: End Of Packet)이다.
도 2는 상기 스테이트머신(30)에 의해 결정되는 FIFO제어부(20)의 동작상태를 보여주는 스테이트다이어그램(STATE DIAGRAM)이고, 도 3은 도 1에 도시된 FIFO제어부(20)에 의해 수행되는 수신패킷에 대한 에러처리시 동작타이밍을 보여주는 도면이다.
지금, 도 1의 물리계층(10)으로부터 새로운 패킷이 수신되기 시작하여 정상적인 패킷이 수신되는 것으로 에러제어부(40)에 의해 감지되는 경우, FIFO제어부(20)는 이 수신된 패킷을 FIFO메모리(50)에 저장하였다가 스위치엔진 인터페이스(60)로 전송을 시작한다. 이와 같이 정상적인 패킷이 수신되는 경우는 S1(DATA VALID SIGNAL)신호가 레벨 "1"인 경우에 해당하며, 이러한 경우에 FIFO제어부(20)는 노말스테이트(도 2의 34)에 있게 된다.
한편, 스위치엔진 인터페이스(60)로 수신패킷을 전송하는 도중에 에러가 발생한 것으로 에러제어부(40)에 의해 감지되는 경우(S5신호가 레벨 "1"인 경우), FIFO제어부(20)는 에러스테이트(도 2의 36)로 바뀌게 된다. 이러한 경우 FIFO제어부(20)는 스위치엔진 인터페이스(60)로의 수신패킷 전송을 중지한다. 보다 구체적으로 말하면, FIFO제어부(20)는 도 3에 도시된 바와 같이 FIFO메모리(50)로 레벨 "1"의 칩선택신호(/CS)를 발생하여 수신패킷이 FIFO메모리(50)로 저장됨을 차단하고, 이와 함께 에러가 발생하였음을 나타내는 신호(ERR)와, 수신패킷의 완료를 나타내는 신호(EOP)를 발생하여 스위치엔진 인터페이스(60)로 전송한다. 참고적으로, 종래에는 수신패킷의 에러가 발생한 경우, FIFO제어부(20)는 그 에러가 발생한 패킷의 수신이 완료될 때까지 패킷을 수신하여 스위치엔진 인터페이스(60)로 전송하고, 패킷의 마지막까지 수신이 완료된 시점에서 에러가 발생하였음을 나타내는 신호 및 수신패킷의 완료를 나타내는 신호를 발생하여 스위치엔진 인터페이스(60)로 전송하게 된다.
이러한 에러 처리 동작 중에, 물리계층(10)으로부터 수신될 패킷이 없음을 나타내는 레벨 "0"의 S1신호가 수신되는 경우, FIFO제어부(20)는 아이들스테이트(32)로 바뀌어 새로운 상태가 된다. 이와 같은 아이들스테이트(32)에서 FIFO제어부(20)는 물리계층(10)으로부터 다음에 수신될 패킷을 준비하게 된다.
상술한 바와 같이 본 발명은 이더넷에서 MAC계층이 물리계층으로부터 수신되는 패킷의 에러가 있는 경우에는 이때의 패킷을 무시하고, 다음 스테이지인 스위치 측으로 에러가 발생하였다는 사실을 나타내는 신호들을 전송하여 알려준다. 이에 따라 본 발명은 MAC계층에서 에러가 발생된 패킷을 수신함에 따른 오버헤드를 줄일 수 있으며, 또한 불필요한 패킷을 수신하는 데 소비하여야 하는 시간을 제거할 수 있는 이점이 있다. 이러한 이점은 결과적으로 이더넷의 MAC계층에서 수신성능을 향상시키는 이점이 있다.
한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (4)

  1. 이더넷에서 물리계층으로부터 패킷을 수신하여 선입선출메모리에 저장하였다가 스위치로 전송하는 매체접속제어(MAC)계층에서의 수신 패킷을 처리하는 방법에 있어서,
    상기 물리계층으로부터 패킷을 수신하고, 이 수신되는 패킷을 상기 선입선출메모리에 저장하는 제1과정과,
    상기 패킷을 수신하는 동안, 상기 물리계층으로부터 수신되는 데이터 유효 신호의 상태를 검사하여 에러 발생 여부를 체크하는 제2과정과,
    상기 제2과정에서 에러가 발생이 감지된 경우, 상기 수신되는 패킷을 상기 선입선출메모리에 저장하는 동작을 중지시키는 동시에 상기 스위치로의 패킷 전송도 중지시키고 상기 스위치로 에러가 발생하였음을 나타내는 신호 및 수신패킷의 종료를 나타내는 신호를 전송하는 제3과정으로 이루어짐을 특징으로 방법.
  2. 제1항에 있어서,
    상기 제3과정 수행후, 상기 물리계층으로부터 수신되는 데이터 유효 신호의 상태를 검사하여 유효 상태로 판단되면 상기 물리계층으로부터 다음 패킷을 수신할 준비를 하는 과정을 더 포함함을 특징으로 하는 방법.
  3. 이더넷에서 물리계층으로부터 패킷을 수신하여 선입선출메모리에 저장하였다가 스위치로 전송하는, 매체접속제어(MAC)계층에서의 수신 패킷 처리 장치에 있어서,
    소정의 제어를 받아 패킷을 저장하였다가 상기 스위치로 전송하는 선입선출메모리와,
    상기 패킷이 수신되는 동안, 상기 물리계층으로부터 수신되는 데이터 유효 신호의 상태를 검사하여 에러 발생을 감지하면 에러발생신호를 출력하는 에러제어부와,
    상기 데이터 유효 신호와 에러발생신호에 따라 노말상태, 에러상태, 혹은 아이들상태로 변환되는 스테이트머신을 가지며, 상기 물리계층으로부터 수신되는 패킷이 상기 선입선출메모리에 저장되거나 상기 선입선출메모리에서 독출되어 상기 스위치로 전송되도록 제어하는 선입선출메모리제어부로 구성되며,
    상기 스테이트머신이 에러상태일 때, 선입선출메모리제어부는 상기 선입선출메모리에 수신 패킷을 저장하는 동작을 중지시키는 동시에 상기 스위치로의 패킷 전송도 중지시키고 상기 스위치로 에러가 발생하였음을 나타내는 신호 및 수신패킷의 종료를 나타내는 신호를 전송함을 특징으로 하는 장치.
  4. 제3항에 있어서,
    상기 선입선출메모리제어부는 상기 스테이트머신이 에러상태인 동안에는 상기 물리계층으로부터 수신되는 패킷을 계속 무시하다가, 상기 데이터 유효 신호가 정상상태로 전환되어 상기 스테이트머신이 아이들상태로 바뀌면, 다음 패킷을 수신할 준비를 함을 특징으로 하는 수신 패킷의 에러 처리방법.
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