JP2544385B2 - 通信制御装置 - Google Patents

通信制御装置

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Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、通信制御技術さらにはマイクロプロセッ
サ間のシリアル通信に適用して特に有効な技術に関し、
例えばモデム（MODEM）を用いたシリアル通信システム
において、受信データのCRC（巡回符号検査）の計算を
行なう計算器を有するシリアル通信装置に利用して有効
な技術に関する。
［従来の技術］ 従来、マイクロプロセッサ間でシリアル通信を行なえ
るようにするため、日本電気［株］製μPD72001のよう
な通信用LSIが提供されている。第４図には、この通信
用LSIμPD72001を使ったシステムの一例が示されてい
る。すなわち、マイクロプロセッサCPUに、システムバ
スBUSを介して、メモリMEMとともにDMAコントローラDMA
Cおよびシリアル通信LSI SIOが接続されている。シリア
ル通信LSI SIOと通信回線との間には送受信データの変
調、復調を行なったり、受信データからクロックを形成
したりするモデムMODEMが設けられている。
また、上記通信用LSIμPD72001には、受信データのCR
C計算を行なう計算器が設けられており、受信データ最
後のCRCコードは、モデムMODEMから供給されるクロック
によって通信用LSI内のシフトレジスタからCRC計算器に
転送されるようにされる。そして、受信CRC計算は受信
データの最後にあるCRCコードを受信した後16ビット時
間後に完了するとなっていた。（日本電気［株］が1986
年に発行した「μPD72001ユーザーズ・マニュアル」第1
61頁〜第165頁参照）。
［発明が解決しようとする問題点］ 上記システムでは、CRC計算を完了させるためには、C
RCコードの後にダミーデータを２バイト入れる等を行な
い、CRCコード受信後16ビット時間受信クロックを入れ
続ける必要があった。
しかるに、通常のモデムではCRCコード受信終了後、
すなわち受信データの最終ビットを受信し終わるとすぐ
に、受信データに付随した受信クロックも停止させる方
式が多い。そのため、このようなモデムを用いて受信CR
C計算を行なおうとする場合には、データの送信側にお
いてCRCコードの次に受信データとは関係のないダミー
データを２バイト付加しなければならない。その結果、
送信側の負担が大きくなってしまう。
また、送信側がダミーのデータを付加して来ない場合
には、マイクロプロセッサが受信CRC計算処理をソフト
ウェアにより行なうようにすることもできるが、それで
はソフトウェアの負担が大きくなるとともに、データの
−バイト受信ごとにCRC計算を行なわなければならない
ので、受信の際のオーバヘッドが大きくなるという問題
点があった。
本発明の目的は、マイクロプロセッサ間の通信システ
ムにおいて、送信側のシステムの負担や受信側のソフト
ウェアの負担を増大させることなく、データを受信する
際のオーバーヘッドを小さくして、通信効率を向上させ
ることにある。
この発明の前記ならびにそのほかの目的と新規な特徴
については、本明細書の記述および添附図面から明らか
になるであろう。
［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概
要を説明すれば、下記のとおりである。
すなわち、シリアル通信装置にCRC計算器を設けると
共に、このCRC計算器を受信側のマイクロプロセッサシ
ステムのシステムクロックによって動作させるようにす
るものである。
［作用］ 上記した手段によれば、受信したCRCコードをモデム
から供給される受信クロックによってCRC計算器にシフ
トする必要がなくなるので、受信クロック切れによるCR
C計算の中断を防止できるとともに、送信側においてCRC
コードの後にダミーのデータを入れたり、受信側のマイ
クロプロセッサがソフトウェアでCRCの計算を行なう必
要がなくなって、データを受信する際のオーバヘッドを
小さくして、通信効率を向上させるという上記目的を達
成することができる。
［実施例］ 以下、本発明の一実施例を第１図を用いて説明する。
この実施例は、本発明を通信用LSIに適用した場合で
ある。この通信用LSI11は、送信部と受信部とから構成
されており、第１図には、このうち受信部の構成を示し
ている。
すなわち、受信部は、受信したシリアルデータを、モ
デム等外部から供給される受信クロックに従いシフトさ
せ、８ビットごとにパラレルデータに変換する受信用シ
フトレジスタ１、変換された受信データの入るｎ段（ｎ
は整数）の受信データFIFO2、CRC計算を行なうか行なわ
ないかの判断のための時間を作る遅延レジスタ３、受信
データをCRC計算器にシフトしてやるためのCRCシフトレ
ジスタ４、受信CRC計算を行なうためのCRC計算器５、受
信部全体の制御を行なう制御部６、外部データバス８と
の間のインタフェースを行なうインタフェース回路７、
LSI内の各部に供給されるシステムクロックを発生する
システムクロック発生回路９等によって構成されてい
る。
そして、この実施例では、上記CRCシフトレジスタ４
からCRC計算器５への受信データのシフトが、受信クロ
ックCLでなくシステムクロック発生回路９から供給され
るシステムクロックCLSに同期して行なわれるようにさ
れている。
さらに、この実施例の通信用LSIは、バイト同期式やH
DLC（ハイレベル・データ・リンク・コントロール）等
複数の通信プロトコルに従った送受信動作を行なえるよ
うにされている。
HDLC等のプロトコルに従った受信の際には、受信デー
タはデータFIFO2に次々と転送されて貯えられるととも
に、遅延レジスタ３を介さずに直接受信シフトレジスタ
１からCRCシフトレジスタ４に転送され、常時CRC計算が
実行される。
一方、バイト同期式プロトコルに従った受信の際に
は、第３図に示す通信データフォーマット内のテキスト
領域TXTに入っている制御パターンについてはCRC計算を
行なわない。
従って、その場合には、上記受信用シフトレジスタ１
によってパラレルデータに変換された受信データは、受
信データFIFO2およびインタフェース回路７を通して直
ちにデータバス８上へ転送される。これとともに、受信
用シフトレジスタ１に取り込まれた受信データは、同時
に受信用シフトレジスタ１から遅延レジスタ３へも転送
される。そして、次の受信データが受信シフトレジスタ
１から遅延レジスタ３へ転送されるまでの間に、マイク
ロプロセッサ10は、データバス８上の受信データを取り
込み、当該データを受信CRC計算に含めるかどうかの判
断を行ない、通信用LSIにデータバス８を介して指示を
与える。
従って、この場合、データFIFO2は、FIFOとして動作
せず、取り込んだデータを直ちにインタフェース回路５
を介して外部データバス８上に出力する。
そして、マイクロプロセッサ10が受信CRC計算を行な
うと判断した場合は、遅延レジスタ３からCRCシフトレ
ジスタ４へ受信データが転送され、さらにCRC計算器５
に対してシフトされ、CRC計算が実行される。一方、受
信CRC計算を行なわないと判断した場合は、遅延レジス
タ３からCRCシフトレジスタ４への転送は行なわれな
い。
本実施例によれば、受信CRC計算を行なうためのCRCシ
フトレジスタ４およびCRC計算器５が、システムクロッ
ク発生回路９より発生されるシステムクロックによって
動作するようにされている。これにより、データ受信終
了時に受信クロックが切れた場合、すなわちシフトレジ
スタ１へデータが入りきった状態で受信クロックが切れ
た場合でも、システムクロックを用いて、遅延レジスタ
３およびCRCシフトレジスタ４を介してCRC計算器５に受
信データを供給して、受信CRC計算を行なうことができ
る。
つまり、従来の通信用LSI（例えばμPD72001）では、
CRC計算器５を受信クロックで動作させるため、シフト
レジスタ１へデータが入りきった状態で受信クロックが
切れた場合、シフトレジスタ１に入っている受信データ
に対するCRC計算が行なえなくなったが、上記実施例で
は、システムクロックを用いてCRC計算を行なう方法を
採用したため、CRC計算が中断されることがない。
なお、上記実施例ではシステムクロックを発生するク
ロック発生回路が通信用LSIに内蔵されているが、この
システムクロックはマイクロプロセッサと共通のクロッ
クを用い、LSI外部から供給するように構成してもよ
い。
第２図は、上記実施例のごとく構成されたシリアル通
信ユニット11を、マイクロプロセッサ10、DMAコントロ
ーラ12とともに、同一チップ上に形成したものである。
この場合には、受信CRC計算を行なうためのシステムク
ロックとして、システムクロック発生回路からマイクロ
プロセッサに供給されるシステムクロックを、シリアル
通信ユニットに対しても供給し、そのクロックでCRCシ
フトレジスタおよびCRC計算器を動作させるようにする
ことで、受信クロック切れによるCRC計算の中断を防止
することができ、送信側にダミーデータを入れる等の負
担を強いることがないとともに、受信側のマイクロプロ
セッサがソフトウェアによりバイト単位でCRCの計算を
行なう必要がなくなる。
また、第２の実施例では、DMAコントローラによっ
て、シリアル通信ユニット11のデータFIFO内の受信デー
タを外部のメモリへDMA転送させるようにすることがで
きる。
以上説明したように上記実施例は、シリアル通信装置
にCRC計算器を設けると共に、このCRC計算器を受信側の
マイクロプロセッサシステムのシステムクロックによっ
て動作させるようにしたので、受信したCRCコードをモ
デムから供給される受信クロックによってCRC計算器に
シフトする必要がなくなるという作用により、受信クロ
ック切れによるCRC計算の中断が防止されるとともに、
送信側においてCRCコードの後にダミーのデータを入れ
たり、受信側のマイクロプロセッサがソフトウェアでCR
Cの計算を行なう必要がなくなって、送信側のシステム
の負担や受信側のソフトウェアの負担を増大させること
なく、データを受信する際のオーバヘッドを小さくし
て、通信効率を向上させることができる。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば上記実施例で
は、受信の際にマイクロプロセッサ10に対して、データ
FIFO2からインタフェース回路７を介して受信データを
渡すと説明したが、データFIFO2の他に、受信データご
との受信状態を示すステータス情報を入れるFIFOを設
け、受信終了時に１フレーム分のステータス情報をマイ
クロプロセッサに渡すようにしてもよい。また、FIFOの
変わりに１バイトのレジスタを用いることも可能であ
る。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるMODEMとともにマ
イクロプロセッサ間の通信システムを構成するシリアル
通信用LSIに適用したものについて説明したが、この発
明はそれに限定されるものでなく、CRCコードを付加し
たデータを転送する装置一般に利用することができる。
［発明の効果］ 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。
すなわち、通信制御装置においてシリアルデータの受
信時に、受信データ終了と同時に受信クロックが切れた
場合でも、受信CRC計算の中断をなくしてこれを完了さ
せることができるとともに、送信側に負担をかけたり、
ソフトウェアによるCRC計算を行なう必要がなくなり、
データ受信時におけるオーバヘッドを低減し、通信制御
装置のスループットを向上させることができる。
【図面の簡単な説明】
第１図は、本発明をシリアル通信用LSIに適用した場合
の受信部の構成の一実施例を示すブロック図、 第２図は、マイクロプロセッサとDMAコントローラとシ
リアル通信ユニットを一体化したプロセッサLSIの構成
例を示すブロック図、 第３図は、バイト同期型プロトコルの各受信データのフ
レーム構成例を示す説明図、 第４図は、通信用LSIを用いたマイクロプロセッサシス
テムの構成例を示すブロック図である。 １……受信用シフトレジスタ、２……データFIFO、３…
…遅延レジスタ、４……CRCシフトレジスタ、５……CRC
計算器、６……制御部（マイクロRAOM）、９……クロッ
ク発生回路、10、CPU……マイクロプロセッサ、11……
シリアル通信ユニット、SIO……シリアル通信LSI,MEM…
…メモリ、MODEM……モデム。

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】モデムを用いたシリアル通信システムに使
    用される通信制御装置であって、上記通信制御装置は、 モデムからのシリアルデータを受信クロックに従って受
    信する受信手段と、 上記受信手段から供給されるデータからエラー検出用符
    号を計算する計算器と、 システムクロックを発生するシステムクロック発生回路
    とを具備してなり、 上記受信手段は、上記シリアルデータを記憶してパラレ
    ルデータに変換する記憶変換手段と、上記エラー検出用
    符号を計算するための上記データを上記計算器に供給す
    る供給手段とを有してなり、 上記システムクロック発生回路から発生された上記シス
    テムクロックに上記計算器が応答して動作する通信制御
    装置であって、 上記計算器を動作させるための上記システムクロックは
    上記受信手段の上記供給手段にも供給され、上記システ
    ムクロックに応答して上記受信手段の上記供給手段は上
    記エラー検出用符号を計算するための上記データを上記
    計算器に供給することを特徴とする通信制御装置。
  2. 【請求項２】上記受信手段の上記記憶変換手段は上記受
    信クロックに応答する第１のシフトレジスタを有してな
    り、 上記受信手段の上記供給手段は上記システムクロックに
    応答して上記エラー検出用符号を計算するための上記デ
    ータを上記計算器に供給する第２のシフトレジスタを有
    してなることを特徴とする特許請求の範囲第１項記載の
    通信制御装置。
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