TWI749384B - 資料處理裝置與方法 - Google Patents

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Abstract

資料處理裝置包含多個解碼器電路、驗證電路與控制電路。複數個解碼器電路根據第一訊號的初次轉態邊緣設定多組第一取樣點與多組第二取樣點，並根據多組第一取樣點與多組第二取樣點對第一訊號執行平行解碼操作，以產生第二訊號與第三訊號。驗證電路驗證第二訊號與第三訊號，以產生驗證結果。控制電路根據驗證結果選擇多個解碼器電路中之至少一者，以用於後續訊號接收。

Description

資料處理裝置與方法
本案是有關於一種資料處理裝置，且特別是有關於具有解碼器電路的資料處理裝置與方法。
在資料處理的實際應用中，因各種不理想因素(例如通道影響(channel effect)、時脈抖動(jitter)、時脈偏移(skew)等等)，發送器傳送至接收器的訊號上可能會有誤差。為了能夠正確地接收訊號，現有的接收器可能需要加快取樣頻率來處理此訊號，以容忍一定量的誤差。然而，隨著資料處理速度越來越快，加快取樣頻率的方式在實際製造上有一定的困難。另外，加快取樣頻率也會造成接收器電路的功耗明顯提升。
為了解決上述問題，本案的一些態樣係於提供一種資料處理裝置，其包含多個解碼器電路、驗證電路與控制電路。複數個解碼器電路根據第一訊號的初次轉態邊緣設定多組第一取樣點與多組第二取樣點，並根據多組第一取樣點與多組第二取樣點對第一訊號執行平行解碼操作，以產生第二訊號以 及第三訊號。驗證電路驗證第二訊號與第三訊號，以產生驗證結果。控制電路根據驗證結果選擇多個解碼器電路中之至少一者，以用於後續訊號接收。
本案的一些態樣係於提供一種時脈偏斜校正方法，其包含下列操作：根據第一訊號的初次轉態邊緣設定多組第一取樣點與多組第二取樣點；藉由多個解碼器電路根據多組第一取樣點與多組第二取樣點對第一訊號執行平行解碼操作，以產生第二訊號以及第三訊號；驗證第二訊號與第三訊號，以產生驗證結果；以及根據驗證結果選擇多個解碼器電路中之至少一者，以用於後續訊號接收。
綜上所述，本案一些實施例所提供的資料處理裝置以及資料處理方法可利用多組解碼器電路來對接收到的訊號做平行解碼。如此，可在維持相同取樣頻率下有效地提高訊號接收的正確率。
100‧‧‧收發器
110、TX‧‧‧發射器
120‧‧‧混合電路
130‧‧‧接收器
PA‧‧‧路徑
S1~S3、D1~D2‧‧‧訊號
132‧‧‧類比數位轉換器電路
134‧‧‧資料處理裝置
136‧‧‧時脈產生電路
CLK‧‧‧時脈訊號
134B‧‧‧解碼器
134A‧‧‧偵測電路
134C‧‧‧驗證電路
134D‧‧‧控制電路
EA、EB‧‧‧解碼器電路
SR‧‧‧驗證結果
LS‧‧‧位準感測電路
SD‧‧‧偵測訊號
TR1~TR3‧‧‧轉態邊緣
SP20~SP23‧‧‧取樣點
SP10~SP13‧‧‧取樣點
SN20~SN23‧‧‧取樣點
SN10~SN13‧‧‧取樣點
2T‧‧‧週期
SN30、SP30‧‧‧取樣點
fs‧‧‧取樣頻率
T/2、T‧‧‧期間
δ‧‧‧隨機誤差
TF1~TF4‧‧‧期間
400‧‧‧資料處理方法
S410、S420‧‧‧操作
S430、S440‧‧‧操作
S450、S460‧‧‧操作
A-1~A-5‧‧‧步驟
B-1~B-5‧‧‧步驟
Q1~Q3‧‧‧連接點
本案之圖式說明如下：
第1圖為根據本案一些實施例所繪製的一種收發器的示意圖；
第2圖為根據本案一些實施例所繪製第1圖中的多個訊號的波形示意圖；
第3圖為根據本案一些實施例所繪製第1圖中的多個訊號的波形以及解碼器的取樣時間點的示意圖；
第4A圖為根據本案一些實施例所繪製一種資料處理方法 的流程圖；以及
第4B圖為根據本案一些實施例所繪製第4A圖之一操作的流程圖。
本文所使用的所有詞彙具有其通常的意涵。上述之詞彙在普遍常用之字典中之定義，在本案的內容中包含任一於此討論的詞彙之使用例子僅為示例，不應限制到本案之範圍與意涵。同樣地，本案亦不僅以於此說明書所示出的各種實施例為限。
關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。
於本文中，用語『電路系統(circuitry)』泛指包含一或多個電路(circuit)所形成的單一系統。用語『電路』泛指由一或多個電晶體與/或一或多個主被動元件按一定方式連接以處理訊號的物件。
第1圖為根據本案一些實施例所繪製的一種收發器100的示意圖。於一些實施例中，收發器100包含發射器110、混合(hybrid)電路120以及接收器130。發射器110、混合電路120以及接收器130協同運作，以與其他電子裝置(例如發射器TX)進行連線與/或接收資料。於一些實施例中，收發器100經由路徑PA耦接至發射器TX。於一些實施例中，路徑PA可由雙絞線實施。
於一些實施例中，混合電路120可包含介面電路、訊號調變電路、放大器、濾波器、編解碼電路等等訊號處理電路，以對來自發射器TX的訊號S1進行初步處理，以產生訊號S2至接收器130。上述關於混合電路120的電路設定方式用於示例，且本案並不以此為限。
接收器130包含類比數位轉換器(analog-to-digital converter,ADC)電路132、資料處理裝置134以及時脈產生電路136。時脈產生電路136產生ADC電路132與/或資料處理裝置134之操作所使用的至少一時脈訊號CLK。於一些實施例中，時脈產生電路136可包含振盪器、鎖相迴路等等電路，但本案並不以此為限。
ADC電路132轉換訊號S2為訊號S3，並傳輸訊號S3至資料處理裝置134。於一些實施例中，資料處理裝置134可應用於車用電子裝置，以與其他車用裝置進行自動協商(Auto-negotiation)等等訊號傳輸程序。資料處理裝置134根據訊號S3設定多組取樣點以對訊號S3進行平行解碼，藉此確認所接收到的訊號S1上的資料是否正確。
於此例中，資料處理裝置134包含偵測電路134A、解碼器134B、驗證電路134C以及控制電路134D。控制電路134D控制偵測電路134A、解碼器134B與驗證電路134C，以執行後述資料處理方法400中的相關操作。於一些實施例中，控制電路134D可由執行一有限狀態機的數位訊號處理電路與/或數位邏輯電路實施。
偵測電路134A偵測訊號S3中是否具有一預定式 樣(pattern)。當偵測到此預定式樣時，偵測電路134A輸出偵測訊號SD至控制電路134D，以開始執行後述的資料處理方法400。於一些實施例中，預定式樣可為特定邏輯值的組合，例如為”1111”。於一些實施例中，預定式樣可為一通訊協定(例如為，但不限於，IEEE 802.3bp)中的起始定界符(start delimiter)。
解碼器134B根據訊號S3執行一平行解碼操作，以分別產生訊號D1與訊號D2至驗證電路134C。於一些實施例中，平行解碼操作為在同一時間對同一訊號執行多個解碼操作。例如，解碼器134B包含解碼器電路EA以及解碼器電路EB。解碼器電路EA於第一時間點開始對訊號S3取樣，並根據所取樣的訊號S3進行解碼，以產生訊號D1。解碼器電路EB於第二時間點開始對訊號S3取樣，並根據所取樣的訊號S3進行解碼，以產生訊號D2。於一些實施例中，第二時間點早於第一時間點。關於此處之操作將於後參照第3圖說明。
驗證電路134C對訊號D1與訊號D2分別執行一資料驗證運算，以確認訊號D1以及訊號D2是否可正確匹配於訊號S3，並回傳驗證結果SR至控制電路134D。若訊號D1被驗證為正確，代表解碼器電路EA可正確接收訊號S3。若訊號D2被驗證為正確，代表解碼器電路EB可正確接收訊號S3。於一些實施例中，控制電路134D可根據驗證結果SR選擇解碼器電路EA或解碼器電路EB中至少一者，以進行後續資料接收。
於一些實施例中，前述的資料驗證運算可為循環冗餘校驗(Cyclic Redundancy Check,CRC)，例如為 CRC-16，但本案並不以此為限。於一些實施例中，驗證電路134C可由執行上述資料驗證運算的多個邏輯電路、暫存器電路等組合實施。
第2圖為根據本案一些實施例所繪製第1圖中的訊號S3以及訊號D1的波形示意圖。於一些實施例中，由於訊號傳輸以及電路操作引入的延遲，訊號S3與訊號D1之間存在一延遲。
於一些實施例中，當收發器100應用於車用電子裝置，訊號S3符合IEEE 802.3bp之協定。於此協定下，訊號S3之編碼格式為曼徹斯特編碼(Manchester Coding)。如第2圖所示，在此格式下，訊號S3在每次週期2T中依序具有3個轉態邊緣TR1~TR3。第1個轉態邊緣TR1為時脈轉態，第2個轉態邊緣TR2為資料轉態，且第3個轉態邊緣TR3為時脈轉態。轉態邊緣TR1與轉態邊緣TR2之間的期間為期間T(即週期2T的一半)，且轉態邊緣TR2與轉態邊緣TR3之間的期間為期間T。在曼徹斯特編碼的格式下，在一個週期2T內，若訊號S3有出現轉態(transition)，代表訊號S3上所載的資料為第一位元值(例如位元1)。或者，在一個週期2T內，若訊號S3沒有出現轉態，代表訊號S3上所載的資料為第二位元值(例如位元0)。
於一些實施例中，解碼器電路EA以及解碼器電路EB中每一者對訊號S3的取樣頻率fs設定為2/T，以確保訊號D1或D2足以反映訊號S3。如第2圖所示，當解碼器電路EA偵測到訊號S3的第1個轉態邊緣TR1時，解碼器電路EA設定對應的取樣時間為初次取樣點SP10。接著，每隔期間T/2，解碼器 電路EA對訊號S3取樣一次。例如，解碼器電路EA依序在多個取樣點SP10~SP13、SP20~SP23以及SP30對訊號S3取樣，以重建時脈轉態或資料轉態。
每4個取樣點(即SPX0~SPX3，X=1,2,3,...)為一組，其中每個取樣點依序間隔期間T/2。在第一組取樣點SP10~SP13中，取樣點SP10對應於第1個轉態邊緣TR1，取樣點SP12對應於第2個轉態邊緣TR2。接著，在下一次組取樣點SP20~SP23中，取樣點SP20對應於第3個轉態邊緣TR3。依此類推，解碼器電路EA可產生用於反映訊號S3的訊號D1。
於一些實施例中，解碼器電路EA可根據訊號D1於期間TF1內的訊號值判斷訊號S3的資料轉態。期間TF1為當前組取樣點SPX0~SPX3中的第二個取樣點SPX1至當前組取樣點SPX0~SPX3中的最後一個取樣點SPX3以前之期間(其時間長度為1T)。
例如，在取樣點SP11後到取樣點SP13以前的期間TF1內，訊號D1的訊號值由邏輯值1轉態至邏輯值0。其中，期間TF1起始於不包含取樣點SP11(圖式中以空心點所示)，到包含取樣點SP13(圖式中以實心點所示)的時間區間。因此，解碼器電路EA可確認訊號S3的資料有發生資料轉態。於此條件下，可確認訊號S3上的對應資料為位元1。或者，若在期間TF1，訊號D1未有資料轉態。於此條件下，可確認訊號S3上的對應資料為位元0。
於一些實施例中，解碼器電路EA可根據訊號D1於期間TF2內的訊號值判斷訊號S3的時脈轉態。期間TF2為當 前組取樣點SPX0~SPX3中的最後一個取樣點SPX3後至次一組取樣點SPY0~SPY3中的第二取樣點SPY1以前之期間(其時間長度為1T)，其中Y=X+1，X與Y皆為正整數。
例如，由於曼徹斯特編碼的要求，在訊號S3的轉態邊緣TR3上會存在時脈轉態。在取樣點SP13後到取樣點SP21以前的期間TF2，訊號D1的訊號值由邏輯值0轉態至邏輯值1。因此，解碼器電路EA可確認訊號S3有發生時脈轉態。
據此，藉由上述的偵測機制，解碼器電路EA可確認訊號S3的訊號值以及訊號S3是否有正確符合預期編碼的格式，以產生足以反映訊號S3的訊號D1。
第3圖為根據本案一些實施例所繪製第1圖中的訊號S3以及D1~D2的波形以及解碼器134B的取樣時間點的示意圖。
在一些情形下，若訊號傳輸過程中因為通道影響、時脈抖動與/或時脈偏移等而引入了隨機誤差δ，造成訊號S3的週期不為2T，或造成連續的兩個轉態邊緣之間的期間不為T。於此條件下，解碼器電路EA可能無法產生正確的訊號D1。於一些實施例中，解碼器電路EB可改善此問題。
如前所述，當解碼器電路EA偵測到訊號S3的第1個轉態邊緣TR1時，解碼器電路EA設定對應的取樣時間為初次取樣點SP10，並依序設定取樣點SP11~SP23等多組取樣點。於此例中，解碼器電路EB的初次取樣點設定為初次取樣點SN10，其中初次取樣點SN10的時間在解碼器電路EA的初次取樣點SP10之前，並與初次取樣點SP10間隔期間T/2(即1/4倍 的週期2T)。接著，每隔期間T/2，解碼器電路EB設定一個取樣點。換言之，解碼器電路EB亦從初次取樣點SP10依序設置多個取樣點SN10~SN13、SN20~SN23以及SN30。
同理，每4個取樣點(即SNX0~SNX3)為一組，其中每個取樣點依序間隔期間T/2。取樣點SNX1的時間相同於取樣點SPX0的時間，取樣點SNX2的時間相同於取樣點SPX1的時間，取樣點SNX3的時間相同於取樣點SPX2的時間，取樣點SNY0的時間相同於取樣點SPX3的時間。據此，解碼器電路EB可根據取樣點SNX0~SNX3執行與前述解碼器電路EA的相同操作，以產生訊號D2。
例如，若在取樣點SNX1後到取樣點SNX3以前的期間TF3內，訊號D2有發生資料轉態，可確認訊號S3上的對應資料為位元1。或者，若在期間TF3內，訊號D2未有資料轉態，可確認訊號S3上的對應資料為位元0。解碼器電路EB可在取樣點SNX3後到取樣點SNY1以前的期間TF4內，確認訊號D2是否存在時脈轉態，以確認訊號S3是否符合曼徹斯特編碼的格式。解碼器電路EB可據此產生足以反映訊號S3的訊號D2。
如前所述，驗證電路134C可對訊號D2與訊號D1執行資料驗證運算，以確認解碼器電路EA或解碼器電路EB中至少一者是否能夠正確解碼訊號S3。因此，藉由設置多組解碼器電路EA以及EB分別在不同時間點對訊號S3進行分析，可確保訊號S3在隨機誤差δ的影響下仍可被收發器100正確接收。
於一些實施例中，由於取樣點SNX0早於取樣點SPX0，解碼器電路EB會早於解碼器電路EA解碼完訊號S3。 於此條件下，驗證電路134C可先驗證訊號D2，再接著驗證訊號D1。如此，可提高整體資料處理的效率。
於一些實施例中，如第1圖所示，解碼器134B更包含位準感測電路LS。位準感測電路LS比較訊號D1(或訊號D2)在期間TF1(或期間TF3)中的兩個訊號值，以確認訊號S3是否有資料轉態。於一些實施例中，位準感測電路LS更比較訊號D1(或訊號D2)在期間TF2(或期間TF4)中的兩個訊號值，以確認訊號S3是否有時脈轉態。
於一些實施例中，解碼器電路EA與解碼器電路EB各自具有一組位準感測電路LS，以執行上述操作來產生訊號D1與D2。於一些其他實施例中，解碼器電路EA與解碼器電路EB可共用一組位準感測電路LS。位準感測電路LS可由互斥或閘(Exclusive-OR gate)電路實施，但本案並不以此為限。
上述關於解碼器電路EA、解碼器電路EB以及位準感測電路LS的設定方式用於示例。各種可完成類似操作的設定方式皆為本案所欲涵蓋的範圍。
第4A圖為根據本案一些實施例所繪製一種資料處理方法400的流程圖，且第4B圖為根據本案一些實施例所繪製第4A圖之一操作S440的流程圖。於一些實施例中，資料處理方法400可應用於車用電子的自動協商程序。於一些實施例中，資料處理方法400可由收發器100執行。為易於理解，資料處理方法400將一併參照以上各圖式進行說明。
於操作S410，響應於預定式樣，偵測電路134A輸出偵測訊號SD至控制電路134D，以開始進行協商。
於操作S420，解碼器134B偵測訊號S3上的第1個轉態邊緣，以設定解碼器電路EA的多個取樣點SPX0~SPX3以及解碼器電路EB的多個取樣點SNX0~SNX3，其中取樣點SNX0早於取樣點SPX0一個期間T/2。
於操作S430，解碼器電路EA在多個取樣點SPX0~SPX3對訊號S3進行分析，以產生訊號D1。
詳細而言，操作S430包含多個步驟A-1~A-5。於步驟A-1中，根據訊號D1，解碼器電路EA可確認訊號S3在期間TF1內是否有發生資料轉態。若有，則確認訊號S3的資料為位元1(即步驟A-2)。反之，則確認訊號S3的資料為位元0(即步驟A-3)。於步驟A-4中，確認是否已接收完訊號S3。若是，解碼器電路EA輸出訊號D1至驗證電路134C，且操作S450被執行；反之，若否，執行步驟A-5。於步驟A-5中，根據訊號D1，解碼器電路EA繼續確認訊號S3在期間T2內是否有發生時脈轉態。若有，重複執行操作S410以持續接收訊號S3；反之，若無，代表訊號S3在時脈轉態出現阻塞(stuck)。於此情形下，發射器TX送出的訊號S1可能不符合IEEE 802.3bp之協定，故解碼器電路EA無法接收訊號S3。
於操作S440，解碼器電路EB在多個取樣點SPY0~SPY3對訊號S3進行分析，以產生訊號D2。詳細而言，如第4B圖所示，操作S440包含多個步驟B-1~B-5。多個步驟B-1~B-5類似於多個步驟A-1~A-5，故於此不再重複贅述。步驟B-1~B-5與資料處理方法400之關係可由連接點Q1~Q3理解。
於操作S450，驗證電路134C對訊號D1與訊號D2進行驗證，以產生驗證結果SR。若訊號D1通過驗證，代表解碼器電路EA可成功接收訊號S3。反之，若訊號D1未通過驗證，代表解碼器電路EA無法成功接收訊號S3。同樣地，若訊號D2通過驗證，代表解碼器電路EB可成功接收訊號S3。反之，若訊號D2未通過驗證，代表解碼器電路EB無法成功接收訊號S3。
於操作S460，控制電路134D依據驗證結果SR選擇解碼器電路EA或解碼器電路EB中至少一者，以進行後續資料接收的操作。
舉例而言，驗證結果SR可由下表表示：
Figure 108138469-A0101-12-0012-1
依據上表，當解碼器電路EA與解碼器電路EB中至少一者有成功接收到訊號S3，控制電路134D可選擇該至少一者以進行後續的資料接收。當解碼器電路EA與解碼器電路EB都無法成功接收到訊號S3時，表示此次協商失敗，並清除接收到的訊號S3。
上述資料處理方法400的多個操作僅為示例，並非限定需依照此示例中的順序執行。在不違背本案的各實施例的操作方式與範圍下，在資料處理方法400下的各種操作當可 適當地增加、替換、省略或以不同順序執行。
上述各個實施例以IEEE 802.3bp協定以及曼徹斯特編碼為例說明，但本案並不以上述協定或編碼格式為限。
綜上所述，本案一些實施例所提供的資料處理裝置以及資料處理方法可利用多組解碼器電路來對接收到的訊號做平行解碼。如此，可在維持相同取樣頻率下有效地提高訊號接收的正確率。
雖然本案已以實施方式揭露如上，然其並非限定本案，任何熟習此技藝者，在不脫離本案之精神和範圍內，當可作各種之更動與潤飾，因此本案之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧收發器
110、TX‧‧‧發射器
120‧‧‧混合電路
130‧‧‧接收器
PA‧‧‧路徑
S1~S3、D1~D2‧‧‧訊號
132‧‧‧類比數位轉換器電路
134‧‧‧資料處理裝置
136‧‧‧時脈產生電路
CLK‧‧‧時脈訊號
134B‧‧‧解碼器
134A‧‧‧偵測電路
134C‧‧‧驗證電路
134D‧‧‧控制電路
EA、EB‧‧‧解碼器電路
SR‧‧‧驗證結果
LS‧‧‧位準感測電路
SD‧‧‧偵測訊號

Claims (10)

  1. 一種資料處理裝置，包含：複數個解碼器電路，用以根據一第一訊號的一初次轉態邊緣設定複數組第一取樣點以及複數組第二取樣點，並根據該些組第一取樣點以及該些組第二取樣點對該第一訊號執行一平行解碼操作，以產生一第二訊號以及一第三訊號；一驗證電路，用以驗證該第二訊號與該第三訊號，以產生一驗證結果；以及一控制電路，用以根據該驗證結果選擇該些解碼器電路中之至少一者，以用於後續訊號接收。
  2. 如請求項1所述的資料處理裝置，其中該些組第二取樣點中的一第一個取樣點早於該些組第一取樣點中的一第一個取樣點一預定期間。
  3. 如請求項2所述的資料處理裝置，其中該第一訊號具有一週期，且該預定期間為1/4倍的該週期。
  4. 如請求項2或3所述的資料處理裝置，其中該些組第一取樣點中的複數取樣點彼此間隔該預定期間，且該些組第二取樣點中的複數取樣點彼此間隔該預定期間。
  5. 如請求項1所述的資料處理裝置，其中該些解碼器電路包含一第一解碼器電路以及一第二解碼器電路， 該第一解碼器電路用以根據該些組第一取樣點取樣該第一訊號以產生該第二訊號，且該第二解碼器電路用以根據該些組第二取樣點取樣該第一訊號以產生該第三訊號。
  6. 如請求項5所述的資料處理裝置，其中該些組第一取樣點依序包含一第一組取樣點以及一第二組取樣點，該第一解碼器電路用以根據該第一組取樣點與該第二組取樣點對該第一訊號取樣以產生該第二訊號，並根據該第二訊號於一第一期間內的訊號值判斷該第一訊號是否出現資料轉態，並根據該第二訊號於一第二期間內的訊號值判斷該第一訊號是否出現時脈轉態，其中該第一期間為該第一組取樣點中的一第二個取樣點後至該第一組取樣點中的一最後取樣點以前的一期間，且該第二期間為該最後取樣點後至該第二組取樣點中的一第二個取樣點以前的一期間。
  7. 如請求項5所述的資料處理裝置，其中該些組第二取樣點依序包含一第三組取樣點以及一第四組取樣點，該第二解碼器電路用以根據該第三組取樣點與該第四組取樣點對該第一訊號取樣以產生該第三訊號，並根據該第三訊號於一第三期間內的訊號值判斷該第一訊號是否出現資料轉態，並根據該第三訊號於一第四期間內的訊號值判斷該第一訊號是否出現時脈轉態，其中該第三期間為該第三組取樣點中的一第二個取樣點後至該第三組取樣點中的一最後取樣點以前的一期間，且該 第四期間為該最後取樣點後至該第四組取樣點中的一第二個取樣點以前的一期間。
  8. 一種資料處理方法，包含：根據一第一訊號的一初次轉態邊緣設定複數組第一取樣點以及複數組第二取樣點；藉由複數個解碼器電路根據該些組第一取樣點與該些組第二取樣點對該第一訊號執行一平行解碼操作，以產生一第二訊號以及一第三訊號；驗證該第二訊號與該第三訊號，以產生一驗證結果；以及根據該驗證結果選擇該些解碼器電路中之至少一者，以用於後續訊號接收。
  9. 如請求項8所述的資料處理方法，其中該些組第一取樣點依序包含一第一組取樣點以及一第二組取樣點，且藉由該些解碼器電路根據該些組第一取樣點與該些組第二取樣點對該第一訊號執行該平行解碼操作包含：藉由該些解碼器電路中之一第一解碼器電路根據該第一組取樣點與該第二組取樣點對該第一訊號取樣以產生該第二訊號；以及根據該第二訊號於一第一期間內的訊號值判斷該第一訊號是否出現資料轉態，並根據該第二訊號於一第二期間內的訊號值判斷該第一訊號是否出現時脈轉態，其中該第一期間為該第一組取樣點中的一第二個取樣點 後至該第一組取樣點中的一最後取樣點以前的一期間，且該第二期間為該最後取樣點後至該第二組取樣點中的一第二個取樣點以前的一期間。
  10. 如請求項8所述的資料處理方法，其中該些組第二取樣點依序包含一第三組取樣點以及一第四組取樣點，且藉由該些解碼器電路根據該些組第一取樣點與該些組第二取樣點對該第一訊號執行該平行解碼操作包含：藉由該些解碼器電路中之一第二解碼器電路根據該第三組取樣點與該第四組取樣點對該第一訊號取樣以產生該第三訊號；以及根據該第三訊號於一第三期間內的訊號值判斷該第一訊號是否出現資料轉態，並根據該第三訊號於一第四期間內的訊號值判斷該第一訊號是否出現時脈轉態，其中該第三期間為該第三組取樣點中的一第二個取樣點後至該第三組取樣點中的一最後取樣點以前的一期間，且該第四期間為該最後取樣點後至該第四組取樣點中的一第二個取樣點以前的一期間。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1218529A (en) * 1968-08-02 1971-01-06 Western Electric Co Improvements in or relating to redundancy reduction systems
US20140140389A1 (en) * 2012-11-16 2014-05-22 Rambus Inc. Receiver with duobinary mode of operation
WO2014131051A1 (en) * 2013-02-25 2014-08-28 Itron, Inc. Radio to support channel plans of arbitrary widith and/or spacing

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6411452B1 (en) * 1997-03-11 2002-06-25 Western Digital Technologies, Inc. Disk drive employing read error tolerant sync mark detection
US6493396B1 (en) * 1999-01-11 2002-12-10 Tellabs Operations, Inc Phase shift key burst receiver having improved phase resolution and timing and data recovery
CA2442922A1 (en) * 2001-04-04 2002-10-17 Quellan, Inc. Method and system for decoding multilevel signals
DE10156110A1 (de) 2001-11-16 2003-05-28 Philips Corp Intellectual Pty Empfangsschaltung zum Empfang von Nachrichtensignalen
US7042925B2 (en) * 2003-02-24 2006-05-09 Thomson Licensing Correlation detection improvement by averaging spread spectrum signals
JP2011015071A (ja) * 2009-06-30 2011-01-20 Sony Corp 信号処理装置、情報処理装置、多値符号化方法、及びデータ伝送方法
JP4602461B1 (ja) * 2009-07-16 2010-12-22 株式会社東芝 受信装置
US9853647B2 (en) 2015-01-28 2017-12-26 Mediatek Inc. Transition enforcing coding receiver for sampling vector signals without using clock and data recovery
US9865328B1 (en) * 2015-12-04 2018-01-09 Integrated Device Technology, Inc. Nullifying incorrect sampled data contribution in decision feedback equalizer at restart of forwarded clock in memory system
KR20180061560A (ko) * 2016-11-29 2018-06-08 삼성전자주식회사 통신 환경에 의존하여 지연을 조절하는 전자 회로
US10908636B2 (en) * 2017-10-31 2021-02-02 Sandisk Technologies Llc Skew correction for source synchronous systems

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1218529A (en) * 1968-08-02 1971-01-06 Western Electric Co Improvements in or relating to redundancy reduction systems
US20140140389A1 (en) * 2012-11-16 2014-05-22 Rambus Inc. Receiver with duobinary mode of operation
WO2014131051A1 (en) * 2013-02-25 2014-08-28 Itron, Inc. Radio to support channel plans of arbitrary widith and/or spacing

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