SU1129600A1 - Устройство дл сопр жени датчиков с ЭВМ - Google Patents

Abstract

1. УСТРОЙСТВО ДЛЯ СОПР5ШЕНИЯ ДАТЧИКОВ С ЭВМ, содержащее формирователи сигналов прерывани , шифратор , элемент ИЛИ, первый регистр и дешифратор, выходы первого регистра соединены с информационными входами дешифратора, первые выходы формирователей сигналов прерывани  соединены с входами элемента ИЛИ, вторые выходы - с входами шифратора, отличающеес  тем, что, с целью упрощени  и повьшени  быстродействи  устройства, в него введены блок св зи.с каналом, блок контрол  на четность, блок сдвиговых регистров и анализаторы сигналов , выходы групп блока сдвиговых регистров соединены с информационными входами первых групп соответствующих анализаторов сигналов, информационные входы вторых групп которых подключены к информационным выходам первой группы блока св зи с каналом, информационные выходы второй группы соединены с информационными входами первого регистра , вход блока сдвиговых регистров  вл етс  информационным входом устройства и соединен с входом блока контрол  на четность, выход которого подключен к управл ющим входам анализаторов сигналов,. синх|)овходы которых соединены с выходами дешифратора, а входы сброса - с первыми выходами соответству .ющих формирователей сигналов прерывани , информационные входы которых подключены к информационным выходам анализаторов сигналов, синхровходы  вл ютс  первым синхровходом устройства, синхровыход блока св зи с каналом подключен к синхровХоду дешифратора и  вл етс  синхровыходом устройства, перS вый синхровход блока св зи с каналом  вл етс  вторым синхровходом устройства и соединен с синхровходом первого регистра, второй синхровход блока св зи с каналом  вл етс  тртьим синхровходом устройства, . третьи выходы и управл ющие входы всех соседних формирователей сигналов прерьшани  кроме управл ющего кэ входа первого и третьего выхода поф следнего формирователей сигналов прерывани  соответственно соединены, управл ющий вход первого и третий выход последнего формирователей сигналов прерывани   вл ютс  управл ющим входом и первым управл ющим выходом устройства соответственно, выходы шифратора подключены к управл ющему и первому информационному входам блока св зи с каналом, второй информационньо вход которого  влйетс  информационным входе устройства, выход элемента ИЛИ  вл етс  управл юпщм выходом устройства. 2. Устройство по п. 1, о т л и чающеес  тем, что анализа

Description

тор сигналов содержит элемент ИСКЛЮЧАЩЕЕ ИЛИ, первьй элемент И, второй регистр, первый и второй триггеры, мультиплексор входы данных мультиплексора, первого, второго триггеров и информационыые входы второго регистра  вл ютс  инфовмационными входами первой и второй групп анализатора соответственно, синхровходы первого, второго триггеров, второго регистра и вход сброса второго триггера  вл ютс  соответствующими входами анализатора, выходы первого и второго триггеров соответствено соединены с первыми входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и первого элемента И, второй вход и выход которого  вл ютс  управл ющим входом и выходом анализатора соответственноj выход второго регистра соединен с адресным входом мультиплексора, выход которого подключен ко второму входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с третьим входом первого элемента И.

3. Устройство по п. 1, отличающеес  тем, что блок св зи с каналом содержит узел формирователей , наборное поле, второй элемент И, третий триггер и третий элемент И, управл ющий и первый информационный входы узла формирователей  вл ютс  управл ющим и первым информационным входами блока, второй информационный вход узла формирователей  вл етс  вторым информационным входом блока, синхровход третьего триггера, первый вход- третьего элемента И, выход третьего элемента И  вл ютс  первым, вторым синхровходам и синхровыходом блока соответственно , выходы узла формирователей . вл ютс  информационными выходами первой и второй групп блока и подключены через наборное поле к входа второго элемента И, выход которого соединен с входом данных третьего триггера, выход которого подключен ко второму входу третьего элемента И

4.Устройство по п. 1, отличающеес  тем, что формирователь сигналов прерывани  содержит четвертый и п тый триггеры и четвертый и п тый элементы И, вход установки в 1 четвертого триггера  вл етс  информационным входом формировател , выход -  вл етс  первым выходом формировател  и соединен

с входом данных п того триггера, синхровход которого  вл етс  синхровходом формировател , неинвертирующий и инвертирующий выходы п того триггера соединены с первыми входами четвертого и п того элементов И, вторые входы которых  вл ютс  управл ющим входом формировател , а выходы - вторым и третьим выходами формировател , выход четвертого элемента И соединен с входом сброса четвертого триггера.

5.Устройство по п. 1, о т л ичайщеес  тем, что шифратор содержит с первого по четвертый элементы ИПИ-НЕ и узел коммутационных элементов, выходы которого и выходы элементов ШШ-НЕ со второго по четве.ртый  вл ютс  информационными выходами шифратора, выход первого элемента ИЛИ-НЕ  вл етс  управл ющим выходом шифратора, входы элементов ИЛИ-НЕ с первого по четвертый  вл ютс  входами шифратора.

Изобретение относитс  к вычислительной технике и может быть применено Дл  группового управлени  манипул торами и монтажно-сборочным оборудованием в системах реального масштаба времени. ,

Известно устройство дл  сопр жени , содержащее коммутатор, дешифратор адреса, счетчик адреса, регистр , блок сравнени , блок управлени  и блок вывода информации. В устройстве осуществл етс  запоминание

предыдущего состо ни  датчиков и сравнение его с текущим состо нием. При изменении информации.на выходе какого-либо датчика в устройство обработки данных вьщаетс  сигнал прерывани  инициирующий передачу в него информации от датчиков С1.

3

Недостатки известного устройства - малое быстродействие и сложность .

Наиболее близким к изобретению по технической сущности  вл етс  устройство дл  сопр жени , содержащее формирователи сигналов прерывани , шифратор,- элемент ИЛИ, первы регистр и дешифратор, выходы первого регистра соединены с информационными входами дешифратора, первые выходы формирователей сигналов прерывани  соединены с входами элемента ИЛИ, вторые выходы - с входами шифратора Ц2J,

Недостатки этого устройства сложность и малое быстродействие.

Целью изобретени  . вл етс  упрощение устройства и повышение его быстродействи .

Указанна  цель достигаетс  тем, чтов устройство дл  сопр жени  датчиков с ЭВМ, содержащее формирователи сигналов прербшани , шифратор, элемент ИЛИ, первый регистр и дешифратор , выходы первого регистра соединены с информационными .входами дешифратора, первые выходы формирователей сигналов прерывани  соединены с входами элемента ИЛИ, вторые выходы - с входами шифратора, введены блок св зи с кайалом, блок контрол  на четность, блок сдвиговых регистров и анализаторы сигналов, .выходы групп блока сдвиговых регистров соединены с информационными входами первых групп соответствующих анализаторов сигналов, информационные входы вторых групп которых подключены к информационным выходам первой группы блока св зи с каналом информационные выходы второй группы соединены с информационными входами первого регистра, вход блока сдвиговых регистров  вл етс  информационным входом устройства и соединен с входом блока контрол  на четность , выход которого подключен к управл ющим входам анализаторов сигналов, с:инхровходы которых соединены с выходами дешифратора, а входы сброса: - с первыми выходами соответствующих формирователей сигналов прерывани , информационные входы которых подключены к информационным выходам анализаторов сигналов , синхровходы  вл ютс  первым синхровходом устройства, синхровы ход блока св зи с каналом подключен

9600 4 .

к синхровходу дешифратора и  вл етс  синхровходом устройства, первый синхровход блока св зи с каналом  вл .етс  вторым синхровходом устройства и соединён с синхровходом первого регистра, второй синхровход блока св зи с каналом  вл етс  третьим синхровходом устройства, третьи вьосоды и управл ющие входы всех соседних формирователей сигналов прерывани  кроме управл ющего входа первого и третьего выхода по- следнего формирователей сигналов ; прерывани  соответственно соединены, управл ющий вход первого и третий выход последнего формирователей сигналов прерывани   вл ютс  управл ющим входом и первым управл ющим выходом устройства соответственно, выходы шифратора подключены к управ г ющему и первому информационному входам блока св зи с каналом, вто рой информационный вход которого  вл етс  информационным входом устройства , выход элемента ИЛИ  вл етс  управл ющим выходом устройства.

Анали-затор сигналов содержит элемент ИСКПЮЧАЩЕЕ ИЛИ, первый элемент И, второй регистр,-первый и второй триггеры, мультиплексор, входы данных мультиплексора, первого, второго триггеров и информационные входы второго регистра  вл ютс  информационными входами первой и второй групп.анализатора соответствен5 Но, синхровходы первого и второго триггеров, второго регистра и вход сброса второго триггера  вл ютс  соответствующими входами анализатор.а выходы первого и второго триггеров

соответственно соединены с первыми

входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и первого элемента И, второй вход и выход которого  вл ютс  управл ющим входом и выходом анализатора соответственно , выход втор.ого регистра соединен с адресным входо1ч мультиплексора , выход которого подключен ко второму входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен

с третьим входом первого, элемента И,

Блок св зи с каналом содержит узел формирователей, наборное поле, второй элемент И, третий триггер и третий элемент И, управл ющий и

первый информационный входы узла

формирователей  вл ютс  управл ющим и первым информационным входами блока, второй информационный вход узла формирователей  вл етс  вторым информационным Входом блока, синхро вход третьего триггера, первый вход третьего элемента И, выход третьего элемента И  вл етс  первьм, вторым синхровходами и синхровыходом блока соответственно, .выходы узла формирователей  вл ютс  информационными выходами первой и второй-групп бло .ка и.подключены через наборное поле к входам второго элемента И, выход koToporo соединен с входом данных третьего триггера, -выход которого подключен ко второму входу третьего элемента И. . Формировательсигналов прерывани  содержит четвертый и п тый триггеры и четвертый и п тый, элемен ты И, вход установки в 1 четв ртого триггера  вл етс  информационным входом формировател , выход  вл етс  первым выходом формировател  и .соединен с .входом данных п того триггера,, синхровход которого  вл етс  синхровходом формировател , неинвертирующий и инвертирующий выходы п того триггера соединены с первыми входами четвертого и п того элементов И, вторые вхоДы которых  вл ютс  управл ющим входом формировател , а выходы-- вторым и третьим, выходами формировател , выход четвертого элемента И соединен с .входом сброса четвертого триггера Шифратор содержит с первого по четвертый элементы ИЛИ-НЕ и узел коммутационных элементов, выходы ко торого и выходы элементов ЙГЩ-НЕ со второго по четвертый  вл ютс  информационными выходами шифратора, выход первого элемента ИЛИ-НЕ  вл етс  управл ющим выходом шифратора, входы элементов ШШ-НЕ с первого по четвертый  вл ютс  входами шифратора . На фиг. 1 представлена блок-схем предлагаемого устройства; на фиг. 2 принципиальна  электрическа  схема анализатора сигналов; на фиг. 3 блок св зи с .каналом, на фиг. 4 формирователь сигналов прерывани ; на фиг. 5 - схема шифратора. . . Устройство дл  сопр жени  датчиков с ЭВМ содержит блок 1 св зи, с каналом, канал 2 св зи с ЭВМ, дешиф ратор 3 адресов, первый регистр 4, дешифратор 5, информационный вход 6 устройства, блок 7 контрол  на чет-г ность, блок 8 сдвиговых регистров. сдвиговый регистр 9, анализатор 10 сигналов, формирователь 11 сигналов прерывани , лини  12 предоставлени  прерывани , элемент ИЛИ 13, лини  14 требовани  прерывани , шифратор 15, узел пам ти 16, второй регистр 17, первый и второй триггеры 18 и 19, мультиплексор 20, первый элемент И 21, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 22, узел23 формирователей, наборное поле 24, второй элемент И 25, третий триггер 26, третий элемент И 27, четвертый и п тый триггеры 28 и 29, четвертый и п тый элементы И 30, 31, с первого по четвертьй элементы ИЛИ-НЕ 32-35, узел коммутационных элементов- 36. Устройство.работает следующим образом. При включении напр жени  питани  в цепи Общий сброс канала 2 вырабатываетс  импульсный сигнал, которым устанавливаютс  в нулевое состо ние триггеры 19 во всех анализаторах 10, а также триггеры 28 н 29 во всех формировател х 11 (цепь общего сброса не показана) . В результате формирователи 11 устанавливаютс  в пассивное состо ние. При этом на первых входах элементов И 31 установлен уровень логической 1 и сигнал предоставлени  прерывани  из .канала 2 по линии 12 предоставлени  прерывани  может передаватьс  дл  обслужиэани  других устройств, . имеющих меньший приоритет относительно описываемого устройства. Кроме того,в пассивное состо ние устанавливаютс  и анализаторы Ю, так как прохождение сигналов через элемент И 21 заблокировано уровнем логического О, поступающего на его первый вход с выхода триггера 19, и устройство не реагирует на его первый вход с выхода триггера 19, и устройство не реагирует на информацию от датчиков, поступающего последовательным кодом с входа 6 в блок 8, построенный, например, на микросхемах К 155 ИР 1, как стандартный сдвигающий регистр с параллельным съемом информации. Отсутствие сбоев в принимаемой информации провер етс  блоком 7, в качестве которого может быть применена одна из, известных схем, например схема контрол  по модулю 2 каждого байта принимаемой информации, кпи схема контрол  по модулю 4 всего принимаемого слова состо ни  датчиков . Блок 7 вырабатывает на своем выходе импульсной сигнал логической 1 в промежутках между сеансами св зи при условии, если в предшествующем сеансе св зи не зафиксирован ошибка./ Переход одного из анализаторов 10 в состо ние ожидани  осуществл етс  следующим образом. В адресной части машинного цикла код адреса описываемого устройства«.из канала 2 поступает в канал В узла 23 и из канала .С узла 23 передаетс  на вхо ды наборного пол  24 и входы регист ра 4, в результате чего на входе триггера 26 устанавливаетс  сигнал логической 1, а на входах регистра 4 .устанавливаетс  код обращени  к одному из анализаторов 10. При поступлении из канала 2 синхросигнала , отдел ющего адресную часть машинного цикла от информационной части, в течение времени действи  этого синхросигнала на пер вом входе элемента И 27 устанавлива етс  сигнал логической 1, а на входах дешифратора 5 устанавливаетс код обращени  к выбранному анализатору 10. Пои поступлении на второй вход элемента И 27 сигнала синхронизации вывода информации из канала .2, на его выходе сформируетс  импульс , поступающий на стробирующий вход дешифратора 5, в результате чего на одном из выходов дещифра тора 5 в соответствии с кодом, поступившим от регистра 4, формируетс  сигнал, поступающий на стробирующий вход ретйстра выбранного анализатора 10, при этом в регистре 17 этого блока запоминаетс;  код номера датчи ка в секции, который необходимо ана лизировать в данный отрезок времени в триггере 19 запишетс  уровень сиг нала, ожидаемого от этого датчика. Триггер 19 устанавливаетс  в единич ное состо ние, подготовив тем самым элемент И 21- к прохождению сигнала от элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 2-2 в формирователь 11. Аналогично независимо друг от друга могут быть активизированы остальные анализаторы 10, вход щие в устройство. . После активизации анализатора 10 элемент И 21 .оказьшаетс  подготовле ным дл  пропускани  на выход авализатора 10 в моменты поступлени  через второй управл ющий вход анализатора 10 импульса от блока 7 сиг-нала логической 1 с выхода элемента ИСКЛЮЧАЩЕЕ ИЛИ 22.. Мультйпле.ксор 20, в качестве которого примен етс  стандартный мультиплексор, например микросхема типа К 155 КП7, передает на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 22 инвертированный сигнал от выбранного датчика.Сигнал логической 1 на выходе элемента ИСКЛКЬ ЧАЩЕЕ ИЛИ 22 по вл етс  при совпадении уровней сигналов выбранного датчика и выхода триггера 18 и, проход  через элемент И 21 на выход анализатора 10, осуществл ет активизацию св занного с ним анализатора . При зтбм триггер 28,устанавливаетс  в единичное состо ние, сигнал логической 1 с его выхода сбрасывает в нулевое состо ние триггер 19, перевод  тем самым в пассивное состо ние анализатор 10. . Одновременно этот сигнал, проход  через элемент ИЛИ 13, формирует в канале 2 сигнал требовани  прерывани  и подготавливает к переключению триггер 29. Переключение триггера 29 в единичное состо ние происходит при передаче от блока 1 на второй вход формировател  11 очередного синхронизирующего имйульса канала 2, после чего формирователь ; 11 переходит в состо ние ожидани  сигнала по линии 12 предоставлени  прерывани , которым должна ответить ЭВМ в ответ на сигнал в линии 14 требовани  прерывани . Если прохождение сигнала по линии 12 предоставлени  прерывани  не заблокировано устройствами, имеющими более высокий приоритет, или предыдущим формирователем 11 рассматриваемого- устройства , то дальнейшее прохождение сигнала по линии 12 предоставлени  прерывани  через элемент И 31 блокир .уетс  уровнем логического О :на первом входе элемента И 31, приход сигнала предоставлени  прерыва:ни  вызывает по вление сигнала с : уровнем логической 1 на выходе элемента И 0. Этим сигналом сбрасываетс  в нулевое состо ние триггер 28, в результате -чего подготавливаетс  к сбросу в нулевое состо ние триггер 29 и снимаетс  сигнал с линии 14.требовани  прерывани . Кроме того, сигнал с выхода элемента И 30 Поступает на соответствующий

9 . .-11

вход шифратора 15 и инициирует ормирование и передачу через узел 23 блока 1 в канал 2.кода вектора прерывани . Код вектора прерывани  ормируетс  из двух частей. Код в старших разр дах определ ет группу векторов прерывани , формируемых устройством, и реализуетс  с помощью запаиваемых перемычек в узле 36. Код в младших разр дах определ ет ормирователь 11, обратившийс  к шифратору 15. На выходе логического элемента ШШ-НЕ 32 шифратора 15 формируетс  сигнал управлени  узлом 23, который коммутирует информацию кода вектора прерывани  из канала А в канал В. С выхода канала В узла 23 код вектора прерьшани  поступает в канал 2 и используетс  центральным процессором ЭВМ дл  включени  соответствующей программы обслу960010

живани  прерывани , вызванного требованием прерывани  от изменени  состо ни  выбранного датчика.

По сравнению с прототипом изоб5 ретение при его использовании в системах ЧПУ исключает непроизводительные затраты машинного времени на опрос датчиков и анализ причины прерывани , что особенно важно дл  системы группового управлени  от ЭВМ.

Положительный эффект создаетс  значительным сокращением аппаратурных затрат за счет исключени  регистра пам ти предыдущей информации и коммутатора, а также от существенного упрощени  шифратора кода вектора прерывани  при разделении регистра приема информации на секции, включающие по несколько разр дов.

т

23

ВыВод

Ui.2

:

2lf

25

27

:0

иг.З

Claims (5)

1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ДАТЧИКОВ С ЭВМ, содержащее формирователи сигналов прерывания, шифратор, элемент ИЛИ, первый регистр и дешифратор, выходы первого регистра соединены с информационными входами дешифратора, первые выходы формирователей сигналов прерывания соединены с входами элемента ИЛИ, вторые выходы - с входами шифратора, отличающееся тем, что, с целью упрощения и повышения быстродействия устройства, в него введены блок связи.с каналом, блок контроля на четность, блок сдвиговых регистров и анализаторы сигналов, выходы групп блока сдвиговых регистров соединены с информационными входами первых групп соответствующих анализаторов сигналов, информационные входы вторых групп которых подключены к информационным выходам первой группы блока связи с каналом, информационные выходы второй группы соединены с информационными входами первого регистра, вход блока сдвиговых регистров является информационным входом устройства и соединен с входом блока контроля на четность, выход которого подключен к управляющим входам анализаторов сигналов, синх^овходы которых соединены с выходами дешифратора, а входы сброса - с первыми выходами соответствующих формирователей сигналов прерывания, информационные входы которых подключены к информационным выходам анализаторов сигналов, синхровходы являются первым синхровходом устройства, синхровыход блока связи с каналом подключен к синхровХоду дешифратора и является синхровыходом устройства, первый синхровход блока связи с каналом является вторым синхровходом устройства и соединен с синхровходом первого регистра, второй синхровход блока связи с каналом является тртьим сннхровходом устройства, . третьи выходы и управляющие входы всех соседних формирователей сигналов прерывания кроме управляющего входа первого и третьего выхода последнего формирователей сигналов прерывания соответственно соединены, управляющий вход первого и третий выход последнего формирователей сигналов прерывания являются управляющим входом и первым управляющим выходом устройства соответственно, выходы шифратора подключены к управляющему и первому информационному входам блока связи с каналом, второй информационный вход которого является информационным входе»: устройства, выход элемента ИЛИ является управляющим выходом устройства.

2. Устройство по π. 1, отличающееся тем, что анализаSU ж 1129600 >

тор сигналов содержит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый элемент И, второй регистр, первый и второй триггеры, мультиплексор,входы данных мультиплексора, первого, второго триггеров и информационные входы второго регистра являются информационными входами первой и второй групп анализатора соответственно, синхровходы первого, второго триггеров, второго регистра и вход сброса второго триггера являются соответствующими входами анализатора, выходы первого и второго триггеров соответственно соединены с первыми входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и первого элемента И, второй вход и выход которого являются управляющим входом и · выходом анализатора соответственно, выход второго регистра соединен с адресным входом мультиплексора,' выход которого подключен ко второму входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с третьим входом первого элемента И.

3. Устройство по π. 1, отличающееся тем, что блок связи с каналом содержит узел формирователей, наборное поле, в'торой элемент И, третий триггер и третий элемент И, управляющий й первый информационный входы узла формирователей являются управляющим и первым информационным входами блока, второй информационный вход узла формирователей является вторым информационным входом блока, синхровход третьего триггера, первый вход·третьего элемента И, выход третьего элемента И являются первым, вторым синхровходам и синхровыходом блока соответ ственно, выходы узла формирователей .являются информационными выходами первой и второй групп блока и подключены через наборное поле к входам второго элемента И, выход которого соединен с входом данных третьего триггера, выход которого подключен ко второму входу третьего элемента И.

4. Устройство поп. 1, отличающееся тем, что формирователь сигналов прерывания содержит четвертый и пятый триггеры и четвертый и пятый элементы И, вход установки в ’’1” четвертого триггера является информационным входом формирователя, выход - является первым выходом формирователя и соединен с входом данных пятого триггера, синхровход которого является синхровходом формирователя, неинвертирующий и инвертирующий выходы пятого триггера соединены с первыми входами четвертого и пятого элементов И, вторые входы которых являются управляющим входом формирователя, а выходы - вторым и третьим выходами формирователя, выход четвертого элемента И соединен с входом сброса четвертого триггера.

5. Устройство по п. 1, отличающееся тем, что шифратор содержит с первого по четвертый элементы ИЛИ-НЕ и узел коммутационных элементов, выходы которого и выходы элементов ИЛИ-НЕ со второго по четвертый являются информационными выходами шифратора, выход первого элемента ИЛИ-НЕ является управляющим выходом шифратора, входы элементов ИЛИ-НЕ с первого по четвертый являются входами шифратора.