SU1208557A2 - Устройство дл сопр жени датчиков с электронной вычислительной машиной - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, предназначено дл  группового управлени  манипул торами и монтажно-сборочнь1м оборудованием в системах реального масштаба времени. Целью изобретени   вл етс  увеличение количества управл емых, от ЭВМ датчиков. Изобретение  вл етс  дополнительным к авторскому свидетельству СССР № 1129600. Цель изобретени  достигаетс  за счет введени  в устройство дл  сопр жени  датчиков с ЭВМ буферного регистра и соответствующих св зей. 2 з.п. ф-лы, 5 ил. кэ о 00 СП ел

Description

1

Изобретение относитс  к вычислительной технике и предназначено дл  групнового управлени  манипул торами и монтажно-сборочным оборудованием в системах реального масштаба времени.

Целью изобретени   вл етс  увеличение допустимого количества уп- равл ем1ых от ЭВМ датчиков.

На фиг. 1 представлена блок-схема устройства; на фиг. 2 - принципиальна  электрическа  схема анализатора сигналов; на фиг. 3 - блок св зи с каналом ЭВМ; на фиг. 4 - фор мирователь сигналов прерывани ; на фиг. 5 - схема шифратора прерывани  .

Устройство дл  сопр жени  ков с ЭВМ (фиг. 1) содержит блок 1 св зи с каналом 2 ЭВМ, соединенные между собой, двунаправленной шиной данных адресов, первой, второй и третьей лини ми входных синхросигналов блока 1, линией выходного синхросигнала, подключенной к первому синхровыходу блока 1. Группа адресных выходов блока 1 подключена к информационному входу дешифратора 3 адресов, состо щего из первого регистра 4, выполненного на стро бируемых Л-триггерах, и стробиру- еиого дешифратора 5. Стробирующий вход регистра 4 подключен к первому синхровходу блока 1, а выходы его подключены к информационным ходам дешифратора 5, стробирующий вхо которого подключен к второму синхровыходу блока 1. К линии приема дискретной информации 6 подключены вхо блока 7 контрол  на четность и вход блока 8 сдвиговых регистров, разделенного на секции сдвиговых регистров 9, соединенных последова.тель- но. Выходы ка5кдого сдвигового регисра 9 подключены к первой группе информационных входов соответствующего анализатора 10 сигналов.

Вторые группы информационных входов анализаторов 10 сигналов соединены между собой и подключены к групе информационных выходов блока 1. Первые управл ющие входы ангшизато- ров 10 сигнала подключены к соответствующим выходам дешифратора 5, вторые управл ющие входы подключены к первым выходам соответствуюпщх фор- мирователер 1 1 сигналов прерывани , третьи управл ющие входы соединены между собой и подключены к выходу

. 10

15

20

25

2085572

блока 7 контрол  на четность. Выходы i анализаторов 10 сигнала подключены к первым входам соответствующих формирователей 11 сигнала прерывани , с вторые входы которых соединены между собой и подключены к третьему синхровходу блока , а третьи входы подключены к последовательно проход щей через формирователь 11 сигналов прерывани  линии 12 предоставлени  прерывани .

Первые выходы формирователей 11 сигналов прерывани  подключены к входам элемента ИЛИ 13, выход которого подключен к линии 14 требовани  нрерывани  канала 2 ЭВМ. Вторые выходы формирователей 11 сигналов прерывани  подключены к входам шифратора 15, управ.т ющий выход которого подключен к управл ющему входу блока 1 и тактирующему входу буферного регистра 16 пам ти, информационные входы которого подключены к первой группе информационных выходов шифратора 15, а выходы - к первой группе информационных входов блока 1, втора  группа информационных входов которого подключена к второй группе информационных выходов шифратора 15.

Анализатор 10 сигналов (фиг. 2), предназначенный дл  контрол  уровн  сигнала одного из группы сигналов датчика, принимаемых соответствующим сдвиговым регистром 9, содержит узел пам ти 17, в состав которого вход т второй регистр 18 дл  выбора номера сигнала, первый триггер 19 дл  настройки на ожидаемый уровень сигнала и второй триггер 20 построенный на базе Б-триггеров. Выходы второго регистра 18 подключены к адресным входам мультиплексора 21, в качестве которого может быть применен один из стандартных мультиплексоров , например микросхема типа К 155 КП 7. Информационные входы мультиплексора 21 образуют первую группу информационных входов анализатора 10 с 1гнала, а вторую

руппу образуют информационные входы второго регистра 18 совместно с D-входами первого и второго триггеров 19 и 20, Тактирующие входы регистра 18 соединены с тактируюш 1- ми входами первого и второго триггеров 19 и 20 и подключены к первому управл ющему входу анализатора 10 сигнала, к второму управл ющему

30

35

40

50 „,

55

входу подключен R-вход второго триг гера 20, выход которого подключен к первому входу первого элемента И 22, второй вход которого подключен к выходу элемента ИСКЛЮЧАКЩЕЕ ИЛИ 23, третий вход  вл етс  третьи управл ющим входом анализатора 10 сигналов, а выход - выходом анализатора 10 сигналов. Инверсный выход мультиплексора 21 подключен к пер- BObiy входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23, второй вход которого подключен к выходу первого триггера 19.

Блок I (фиг. 3) св зи с каналом 2 ЭВМ содержит узел 24 формирователей IB его состав вход т первый и второй шинные формирователи 25 и 26), имеющих двунаправленный канал В, входной канал А, выходной канал С и управл ющий направлением передачи информации вход У. Канал В первого шинного формировател  25 подключен к старшим разр дам данных адресов канала 2 ЭВМ, а к младшим разр дам подключен канал В второго шинного формировател  26.

Каналы А первого и второго шинны формирователей 25 и 26  вл ютс  первой и второй группами информационных входов блока 1, соответственно каналы С первого и второго шинных формирователей 25 и 26 совместно  вл ютс  группой информационных выходов , группой адресных выходов блока 1 и через наборное поле 27, предназначенное дл  выделени  кода адреса обращени  ЭВМ к описываемому уройству , выполненное в виде набора элементов НЕ и наборного пол  перемычек , подключены к входам второго элемента И 28. Выход элемента И 28 подключен к Л-входу третьего триггера 29, предназначенного дл  фиксации обращении ЭВМ к устройству, стробирующий вход его  вл етс  первым синхровходом блока 1, а выход подключен к первым входам третьего и четвертого элементов И 30 и 31. Второй вход третьего элемента И 30  вл етс  третьим синхровходом блока 1, а выход его подключен к управл ющему входу первого шинного формировател  25 и первому входу второго элемента Ш1И 32, выход-которого  вл етс  первым синхровыходом блока 1. Второй вход четвертого элемента И 31  вл етс  вторым синхровходом блока 1, а выход его - вторым синхровходом блока 1 и подключен к второму входу второго элемента 1-ШИ 32.

Формирователь 11 сигналов прерывани  (фиг. 4) содержит четвертый триггер 33, вход установки в единицу которого  вл етс  информационным входом формировател  1i, выход  вл етс  первым выходом формировател  1 1 и соединен с входом данных п того триггера 4, синхровход которого  вл етс  синхровходом формировател  11. Неинвертирующий и инвертирующий выходы п того триггера 4 соединены с первыми входами п того 35

и шестого 36 элементов И соответственно , вторые входы которых соединены между собой и  вл ютс  управл ющим входом формировател  11, а выходы - вторым и третьим выходами формировател  11 соответственно, выход п того элемента И 35 соединен с входом сброса четвертого триггера 33.

Один из возможных вариантов схемы шифратора 15, предназначенного дл  формировани  кода вектора прерывани , например дл  случа , когда устройство содержит восемь анализаторов сигналов, приведен на фиг.5. Шифратор 15 содержит первый элемент ШШ-НЕ 37, восемь входов которого  вл ютс  входами шифратора 15 и соединены с входа второго - четвертого элементов ШШ-НЕ 38-40 по схеме преобразовани  восьмиразр дного

унитарного кода в трехразр дный позиционный двоичный код. Выход первого элемента ИЛИ-НЕ 37  вл етс  управл ющим выходом шифратора 15. Выходы второго - четвертого элементов ИЛИ-НЕ 38-40  вл ютс  первой . группой информационных выходов шифратора 15, а втора  группа информационных выходов  вл етс  выходами узла 41 коммутационных элементов,

выполненного в виде наборного пол  перемычек.

Устройство работает следующим образом .

При включении напр жени  питани  в цепи общего сброса (не показана ) канала 2 вырабатываетс  импульсный сигнал, которым устанавли- ваютс  в нулевое состо ние триггеры 20 во всех анализаторах 10 сигналов , а также триггеры 33 и триггеры 34 во всех формировател х 11, в результате чего формирователи 11 устанавливаютс  в пассив

Ное состо ние. При этом на всех вхо дах элемента ИЛИ 13 устанавливав етс  уровень О, и сигнал требовани  прерывани  на линии 14 не вырабатываетс  . На первых входах элементов И 36 устанавливаетс  уровень Г

и сигнал предоставлени 

прерывани  из канала 2 по линии предоставлени  прерывани  может передаватьс  дл  обслуживани  других устройств, имеющих меньший приоритет относительно описываемого устройства . В пассивное состо ние устанавливаютс  и анализаторы 10 сигналов , так как прохождение сигналов через элемент И 22 заблокировано уровнем О, поступающего на его первый вход с выхода триггера 20, и устройство не реагирует на информацию от датчиков, поступающую последовательным кодом с входа 6 в блок 8, построенный как стан дартный сдвигающий регистр с параллельным съемом информации. Отсутствие сбоев в принимаемой информации провер етс  блоком 7, в качестве которого может быть применена одна из известных схем, например схема контрол  по модулю 2 каж; дого байта принимаемой информации или схема контрол  по модулю всего принимаемого слова состо ни  датчика. Блок 7 вырабатьшает на своем выходе импульсный сигнал 1 в промежутках между сеансами св зи при условии, если в предшествующем сеансе св зи не зафиксирована ошибка .

Перевод одного из анализаторов 10 сигналов в состо ние ожидани  осуществл етс  следующим образом. В адресной части машинного цикла один из кодов адреса описываемого-, устройства (число адресов обращени  к устройству равно количеству анализаторов 10 сигналов в нем) из канала 2 поступает в каналы В шинных формирователей 25 и 26 ииз каналов С этих формирователей распредел етс  на входы наборного пол  27 и входы регистра 4 (на входы наборного пол  подключены старшие разр ды кода, определ ющие основной адрес обращени  к устройству), в результате чего на входе и выходе триггера 29 устанавливаетс  сигнал 1, на входах и выходах регистра 4 устанавливаетс  код обращени  к одному из

2085576

анализаторов 10. При поступлении с канала 2 синхросигнала (первый синхровход блока 1), отдел ющего адресную часть от информационной, в 5 течение времени действи  этого синхросигнала осуществл етс  фиксаци  выходных уровней сигнала на выходе триггера 29 и на выходах регистра 4. При этом на первом входе элемен- тов И 31 устанавливаетс  сигнал 1, на входах дешифратора 5 - код обращени  к выбранному анализатору 10, а в канале 2 формируетс  код настройки анализатора Ю, представл ющий - собой группу битов, определ ющую

код номера выбранного датчика в сдвигающем регистре 9, выделенный бит дл  настройки на ожидаемый уровень сигнала от датчика и выделенный

бит с сигналом 1 дл  установки в 1 триггера 20. Пройд  из каналов В в каналы С шинных формирователей 25 и.26, код настройки устанавливаетс  на информационных входах всех узлов 17 пам ти. При поступлении на второй вход элемента И 31 через второй синхровход блока 1 на его выходе формируетс  импульс, поступающий на стробирующий вход

дешифратора 5, в результате чего на одном из выходов дешифратора 5 в соответствии с кодом, зафиксированным в регистре 4, формируетс  сигнал, поступающий на первый уп35 равл ющий вход выбранного анализатора 10, прк этом в регистре 8 этого блока запоминаетс  код номера датчика в секции, который необходимо анализировать в данный

40 отрезок времени, в триггере 19 записываетс  уровень сигнала, ожидаемого от этого датчика. Триггер 20 устанавливаетс  в единичное состо ние, подготовив тем самым эле45 мент И 22 к прохождению сигнала от элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23 в формирователь 11.

Одновременно с этим сигнал с 50 выхода элемента И 31 через второй вход элемента ИЛИ 32 поступает.в канал 2 и уведомл ет центральньш процессор о приеме устройством информации из канала 2, после чего 55 снимаютс  сигналы с первого и второго синхровходов блока 1 и завершаетс  машинный цикл обращени  к устройству.

7

Если в процессе управлени  потребуетс , не дожида сь поступлени  сигнала от выбранного датчика, перевести анализатор 10 сигналов в пассивное состо ние, повтор етс  описанна  вьше процедура, но в код настройки 10 анализатора выделенны бит дл  управлени  триггером 20 должен иметь уровень О.

Аналогично независимо друг от друга могут быть активизированы ил переведены в пассивное состо ние остальные анализаторы 10, вход щие в устройство или такие же устройства, подключенные к каналу 2 и отличающиес  друг от ДРУга конфигурацией перемЬгчек в наборном поле 27 и узле 41 коммутационных элементов.

После активизации анализатора 10 элемент И 22 оказываетс  подготовленным дл  пропускани  на выход анализатора 10 импульса от блока 7 при по влении сигнала 1 на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23. Мультиплексор 21, в качестве которого примен етс  стандартный мультиплексор , например микросхема типа К 155 КП 7, передает на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23 инвертированный сигнал от выбранног датчика. Сигнал 1 на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23 по вл етс  при совпадении уровней .сигналов выбранного датчика и выхода триггера 19 и, проход  через элемент И 22 на выход анализатора 10, осуществл ет активизацию св занного с ним формировател  11 сигналов прерывани . При этом триггер 33 устанавливаетс  в единичное состо ние , сигнал 1 с его выхода сбрасывает в нулевое состо ние триггер 20, перевод  тем самым в пассивное состо ние анализатор 10. Одновременно этот сигнал, проход  через элемент ИЛИ 13, формирует в канале 2 сигнал требовани  прерывани  и подготавливает к переключению триггер 34.

Переключение триггера 34 происходит при передаче на второй вход формировател  11 по линии третьего синхровхода блока 1 очередного синхронизирующего импульса канала 2, после чего формирователь 11 переходит в состо ние ожидани  сигнала п линии 12 предоставлени  прерьша- ни , которым должна ответить ЭВМ

08557о

в ответ на сигнал в линии 14 требовани  прерывани . Если прохождение сигнала по линии 12 предоставлени  прерывани  не заблокировано устрой5 ствами, имеющими более высокий .приоритет , или предыдущим формирователем 11 рассматриваемого устройства, то дальнейшее прохождение сигнала по линии 12 предоставлени  прерыва10 ни  через элемент И 36 блокируетс  уровнем О на первом входе элемента И 36. Приход сигнала-.предоставлени  прерывани  вызывает по вление сигнала на выходе элемента ,

)5 Этим сигналом сбрасываетс  в нулевое состо ние триггер 33, в результате чего подготавливаетс  к сбросу в нулевое состо ние триггер 34, и снимаетс  сигнал с линии 14 требова20 ни  прерывани . Кроме того, сигнал с выходов элемента И 30 поступает на соответствующий вход пшфратора 15, в результате чего на выходе элемента ИЛИ- НЕ 37 вырабатываетс  управ25 л ющий сигнал, а на выходах элементов ИЛИ-НЕ 38, 39 и 40 формируетс  код формировател , вызвавшего пре- рьтание. Управл ющий сигнал с выхода элемента ИЛИ-НЕ 37 через управл 2Q ющий вход блока 1 коммутирует направление передачи информации через второй шинный формирователь 26 из канала А в канал В. Код вектора прерывани  из узла коммутационных элементов 41 поступает в канал 2 и используетс  центральным процессором дл  программной реализации обслуживани  прерьшани . Вслед за этим с линии 12 предоставлени  прерывани  снимаетс  сигнал, что приводит к сн тию управл ющего сигнала с выхода элемента ИЛИ-НЕ 37 и фиксации кода формировател  11 в буферном регистре 16. По приходе по линии третьего синхровхода блока 1 очередного синхронизирующего импульса происходит сброс в нулевое состо ние триггера 34, и формирователь 11 возвращаетс  в исходное состо ние.

Дл  выхода на нужную подпрограмму центральный процессор осуществл ет дополнительное обращение по адресу описьшаемого устройства. По завершении адресной части машинного

55 цикла и приходе из канала 2 первого синхронизирующего импульса на первом входе элемента И 30 устанавливаетс  сигнал I.

35

40

45

При поступлении на второй вход элемента И 30 сигнал синхронизации ввода информации в канал 2 через третий синхровход блока 1 на его выходе вырабатьшаетс  сигнал, который через управл ющий вход первого шинного формировател  25 коммутирует направление передачи информации в нем из канала А в канал В. Код формировател  I1, последним вызвавший прерывание, из буферного регистра 16 пам ти передаетс  в канал 2. Вместе с тем выходной сигнал элемента И 30 через первый вход элемента ИЛИ 32 передаетс  в канал 2, информиру  Центральный процессор о вьщаче кода из устройства в канал 2, Центральный процессор принимает код и завершает машинный цикл обращени  к предлагаемому устройству сн тием синхронизирующих сигналов с первого и третьего синхровходов блока 1.

Claims (2)

1. Устройство дл  сопр жени  датчиков с ЭВМ по авт.св. № 1129600 отличающеес  тем, что, с целью увеличени  допустимого количества сопр гаемых с ЭВМ датчиков , устройство содержит буферный регистр, информационные входы и вхо синхронизации которого подключены соответственно к дополнительным информационным выходам и к управл ющему выходу шифратора, выходы буферного регистра подключены к третьему информационному входу блока св зи с каналом, третий синхровход которого  вл етс  третьим синхровхо дом устройства.

208557

2. Устройство по п. 1, отличающеес  тем, ЧТ9 блок св зи с каналом содержит два шинных формировател , наборное поле, вто5 рой, третий и четвертый элементы И, третий триггер, второй элемент ИЛИ, информационные входы второй группы шинных формирователей  вл ютс  вторым информационным входом блока св - 10 зи, информационные входы первой груп пы первого и второго шинных формирователей  вл ютс  соответственно первым и третьим информационными «ходами блока св зи, выходы первого

15 и второго шинных формирователей  вл ютс  соответственно информационными выходами первой и второй групп блока св зи, выходы первого шинного формировател  соединены с входами

20 наборного пол , выходы которого соединены с входами второго элемента И, выход которого соединен с 1 -входом третьего триггера, синхровход которого  вл етс  первым синх25 ровходом блока св зи, первые входы третьего и четвертого элементов И объединены между собой и подключены к выходу третьего триггера, вторые входы третьего и четвертого элемен30 тов И  вл ютс  соответственно вторым и третьим синхровходами блока св зи, выход третьего элемента И соединен с управл ющим входом вто- рого шинного формировател , выход четвертого элемента И  вл етс  вторым синхровыходом блока св зи и соединен с вторым элементом ИЛИ, выход которого  вл етс  первым синхровыходом блока св зи, управл ющий вход первого шинного форми35

40

ровател   вл етс  управл ющим входом блока св зи.

фиг.Г

гС

А(

ЦЗиг.З

12

фиг,

-J5

40

W

-Г.

л:

.

Редактор Л.Веселовска 

фиг. 5

Составитель М.Есенина

Техред Т.Тулик.- Корректор С.Шекмар

Заказ 289/58Тираж 673Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

Филиал ГШП Патент, г. Ужгород, ул. Проектна , 4

ШиноЛ

,И

Шинот