SU1332327A1 - Устройство дл сопр жени процессоров в вычислительной системе - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в многопроцессорньк вычислительных системах дл  реализации межзадачного взаимодействи . Цель изобретени  - расширение области применени  за счет адаптивной коммутации процессоров при выполнении многозадачных программ. Устройство содержит группу интерфейсных блоков 2 . усилителей, узел 3 коммутации соединени , блок 4 регистров приоритета, включающий узел коммутации и группу регистров приоритета. Новым в устройстве  вл етс  введение в узел 3 группы управл ющих регистров, четырех групп элементов И, двух групп формирователей импульса (дифференцирующих элементов), буферного регистра запросов, буферного регистра готовности , двух групп блоков элементов И, двух групп управл ющих триггеров, группы схем сравнени , двух элементов задержки, трех элементов ИЛИ, элемента И, триггера управлени , генератора импульсов и узла приоритетов активных процессов. 5 ил. i СЛ М ОР ю к

Description

Изобретение относитс  F вычислительной технике и может быть использовано в.многопроцессорных вычислительных системах дл  реализации межзадачного взаимодействи .

Цель изобретени  расширение области применени  за счет адаптивной коммутации процессоров при выполнени моногозадачных программ. .

На фиг.1 представлена блок-схема устройства; на фиг.2 - 5 - функциональные схемы блока регистров приори тета, блока установлени  соединени , узла приоритетов процессов и узла ком- мутации соответственно.

Устройство (фиг.О содержит шины 1 стандартного интерфейса св зи, ин- терфейсные блоки 2 усилителей, узел 3 комутации соединени , блок 4 ре- гистров приоритета, шины 5 передачи, шины 6 приема, линии 7 запросов, шины 8,запросов, шины 9 группы выходов блока 4 регистров приоритета.

Блок 4 регистров приоритета (фиг.2) содержит коммутатор Ю и группу регистров 11 приоритета.

Узел 3 коммутации соединени  (фиг.З) содерлшт группу управл юш;их регистров 12, первую группу элемен- тов И 13, вторую группу элементов И 14, первую группу формирователей 15 импульса (дифференцирующих элементов ), буферный регистр 16 запросов , первый элемент ИЛИ 17, группу выходов 18 регистра 16, управл ющий вход 19 узла 20 приоритетов процессов , выходы 21 узла 20, первую группу блоков 22 элементов И, третью группу элементов И 23, первую группу управл ющих триггеров 24, генератор 25 импульсов, триггер 26 управлени , первый элемент 27 задержки, элемент И 28, вторую группу формирователей 2 импульса.(дифференцирующих элемен- тов), четвертую группу элементов И 30, буферный регистр 31 готовности , второй элемент ИЛИ 32, вторую группу блоков 33 элементов И, группу схем 34 сравнени , узел 35 приорите- та активного процесса, третий элемен ИЛИ 36, вторую группу управл ющих триггеров 37 , второй элемент 38 задержки , выходы 39 триггеров 24, группу выходов 40 формирователей 15, вы- ход 41 элемента 38 задержки, группу выходов 42 формирователей 29, группу выходов 43 триггеров 37, бло1 44 коммутации .

Узел 20 приоритетов процессов (фиг.4) содержит группу дешифраторов 45, группу элементов ИЛИ 46, группу элементов И 47, шифратор 48 и группу схем -49 сравнени .

Узел 44 коммутации (фиг.5) содержит каналы 50, каждый из которых включает в себ  первую 51 и вторую 52 группы элементов И, регистр 53 и коммутатор 54, группу элементов ИЛИ 55.

Устройство работает следующим образом .

При организации процессов в вычислительной системе каждому из них вьщел етс  необходимое число процессоров , один из которых  вл етс  центральным (активным), и определ етс  приоритет процесса при установлении межпроцессорного обмена.

Приоритет процесса задаетс  приоритетными двоичными кодами натурального р да чисел, причем наивысшим приоритетом обладает процесс с меньшим приоритетным кодом. Каждый процесс реализуетс  одним или несколькими процессорами, которым на этапе планировани  вычислений устанавливаютс  одинаковые номера. Это дает 1

возможность при организации обменов запросы сопровождать номером процесса . В каждом процессе активный процессор формирует сигна.пы запросов, а остальные его процессоры (пассивные ) - сигналы готовности. Таким образом , если вычислительна  система содержит п процессоров и в ней организуетс  р процессов (), то р процессорам разрешаетс  формировать сигналы запросов, а (п-р) процессорам - сигналы готовности. Сигналы запросов и готовности сопровождаютс  номером процесса и фиксируютс  в соответствующем управл ющем регистре 12 (фиг.З),

Каждый управл ющий регистр 12 содержит два триггера, хран щих сигналы запроса Т и готовности Т, и регистр дл  хранени , двоичного кода номера процесса. .

Функцию присвоени  приоритетов мбжет вз ть на себ  любой из процессоров , вход ш11х в вычислительную систему , который в данный момент  вл етс  центральным. При этом блок 4 рассматриваетс  как абонент дл  процессора , присваивающего приоритеты. Процессор вьщает код приоритета, который через соответствующий интерфейсный блок 2 поступает по шинам 5 на вход коммутатора 10 (фиг.1 и 2) и далее в соответствующий регистр I 1 по управл ющему сигналу на лини х 7

Межпроцессорный обмен начинаетс  с фазы установлени  св зи между процессорами , выделенными процессу. Установление св зи происходит в соответствии с присвоенными приоритетами процессорам. Выбор приоритетного процесса -происходит следующим образом .

Исходное состо ние устройства характеризуетс  тем, что триггер 26, регистры 16 и 31, триггеры 24 и 37 (фиг.З) и регистры 53 каналов 50 (фиг.З) установлены в состо ние О (цепи установки не показаны).

При необходимости установлени  св зи активными процессорами по пш- нам 8 в регистры 12 занос тс  сигналы запросов в триггеры Т и коды номеров процессов, а пассивными процессорами по шинам 8 - сигналы готовности в триггеры 12 и коды номеров процессов.

Так как триггеры 26, 24 и 37 наход тс  в нулевом состо нии, то в ре- гистрах 16 и 31 с помощью открытвгх элементов И 13 и 30 производитс  отслеживание состо ни  триггеров Т и Tj регистров 12. При наличии в регистрах 16 и 31 единичных сигналов через соответствующие элементы РШИ 1 и 32 открываетс  элемент И 28 и первым импульсом генератора 25 триггер 26 устанавливаетс  в состо ние 1. При этом элементы И 13 и 30 закрываютс  , чем фиксируютс  сигналы в регистрах 16 и 31 на момент выбора приоритетного процесса.

Единичные сигналы с выходов регистра 16 и триггера 26.по входам 18 и 19 соответственно подаютс  в узел 20, по входам 9 которого поступают приоритетные коды из блока 4. В узле 20 (фиг.4) коды приоритетов посредством открытых по соответствующим входам 18 дешифраторов 45 преобразуютс  в позиционные. Одноименные выходы дешифраторов 45 объедин ютс  одноименными элементами ИЛИ 46. С помощью элементов И 47, включенных с выходами элементов ИЛИ 46 по приоритетной схеме, производитс  выделение приоритетной младшей единицы и формирование кода на выходах

шифратора 48. Посредством схем 49 сравнени  определ етс  приоритетный источник запроса, т.е. приоритетный процесс, Сигнал от соответствующей схемы 49 сравнени  формируетс  на соответствующем выходе 21. Этим сигналом открываютс  элементы И блоков 22J и на объединенных выходах блоков

22 формируетс  двоичный код номера приоритетного процесса. Этот код поступает на входы схем 34 сравнени . На другие входы схем 34 сравнени  через соответствующие открытые сигнаg лами готовности регистра 31 блоки 33 поступают коды номеров процессов, пассивные процессоры которых выставили сигналы готовности к обмену. При этом возможны два случа :

Q сигналы готовности прин ты в ре - гистр 31 от пассивных процессоров, не относ щихс  к выделенному приоритетному процессу;

в регистре 31 зафиксированы один

5 или более сигналов готовности пассивных процессоров, ОТНОСЯ1ЦИХСЯ к выделенному приоритетному процессу.

В первом случае через некоторое врем , определ емое элементом 27 заQ держки, устанавливаетс  в состо ние о триггер 26. По единичному сигналу с нулевого выхода триггера 26 в регистры 16 и 31 принимаютс  сигналы запросов и готовности из регистров 12. По следующему сигналу генератора 25 делаетс  очередна  попытка установлени  св зи.

Во втором случае единичным сигналом с выхода-элемента ИЛИ 36 открыQ ваютс  элементы И 23. Одновременно

при наличии нескольких единичных сигналов на выходах схем 34 сравнени  с помощью узла 35 выдел етс  крайн   лева  единица из позиционноg го кода выходных сигналов схем 34 сравнени .

Задержанным сигналом с выхода элемента 27 задержки устанавливаютс  в состо ние 1 соответствующие триг0 геры 24 и 37 и в состо ние О - через соответствующий элемент И 14 разр д регистра 16, соответствующий триггер регистра 31 и триггер 26. Единичными сигнапами с нулевых выхо5 дов триггеров 24 и 37 закрываютс  соответствующие элементы И 14 и 30, чем блокируетс  прием в них единичных сигналов из регистра 13 в нулевом состо нии триггера 26.

5

Выходные сигналы триггеров 24 и 37 используютс  дл  коммутации входов и выходов активного и пассивного процессов в узле 44 комьгутации.

Пусть в единичное состо ние установлены триггеры 24 и 37 . Это означает, что по сигналу запроса выходы первого процессора должны быть скоммутированы с входами п-го процессора , выходы которого, в свою очередь, должны быть подключены к входам 1-го процессора. Эта задача выполн етс  блоком 44 следующим образом . Единичным сигналом с входа 39 (фиг,5) открыты элементы И 52 в канале 50, и элемент И 51 в канале . Единичным сигналом с входа 43п открыт элемент И 52., в канале 50у и элементы И 51 в канале ,.

Через врем  задержки, определ емое элементом 38 (фиг.З), триггеры 53 п.t в канале 50, и 53 в канале 50п устанавливаютс  в состо ние Ь. При этом шины 5., первого процессора коммутатором 54 подключаютс  к минам 6, шины 5 коммутатором 54 подключаютс  к шинам 6, чем обеспечиваетс  двухсторонн   св зь первого процессора с п -м. Период псвтореки  импульсод генератора 25 выбираетс  с учетом параметров элементов 27 и 38 задержки.

Одновременно с установкой в состо ние 1 одного из триггеров 24 задержанным сигналом с выхода элемента 27 задержки сбрасываетс  в О соответствующие разр ды регистров 16 и 31 через одноименные элементы И 14 и 30 и триггер 26.

В дальнейшем по единичному сигналу с нулевого выхода триггера 26 разрешаетс  прием сигналов готовности из регистра 12 в соответствующие

разр ды регистра 16, не заблокирован- g группы элементов И, узел приоритета

ные по единичному входу элементами И 13, закрытые нулевыми сигналами с нулевых выходов соответствующих триггеров 24. Аналогично блокируетс  прием сигналов готовности в разр ды регистра 31.

По очередному импульсу генератора 25 при нгличии сигналов в регистрах 16 и 31 устанавливаетс  в 1 триггер 26, определ   следующий цикл по обслуживанию приоритетного процесса.

По окончании обмена сигналы запросов и готовности снимаютс . При

этом соответствуюище триггеры регистра 12 устанавливаютс  в состо ние о. Перепады потенциалов на нулевых выходах дифференцируютс  соответствующими элементами 15 и 29, положительными сигналами с выходов которых устанавливаютс  в состо ние о соответствующие триггеры 24 и 37 и в узле 44 триггеры 53 соответствующих каналов через элементы ИЛИ 55.

Claims (1)

1. Формула изобретени 

   Устройство дл  сопр жени  процессоров в вычислительной системе,содержащее группу интерфейсных блоков усилителей , входы-выходы которых  вл ютс  группой входов-выходов устройства дл  подключени  к входам-выходам соответствующих процессоров вычисли-, тельной системы, блок регистров приоритета , группа информационных и группа синхровходов которого соединены соответственно с информационными выходами и выходом сигнала запроса интерфейсных блоков усилителей группы, узел коммутации соединени , включающ й блок коммутации, группы информационных входов и выходов которого подключены соответственно к информационным выходам и входам интерфейсных блоков усилителей группы, и узел

   приоритетов процессов, группа инфор- мационных входов которого соединена с группой выходов блока регистров приоритета, отличающеес  тем, что, с целью расширени  области применени  устройства за счет адаптивной коммутации процессов при выполнении шогозадачных программ, в узел коммутации соединени  введены группа управл ющих регистров, четыре

   активного процесса, две группы формирователей импульса, буферный регистр запросов, буферный регистр готовности , две группы блоков элементов И,

   gQ две группы управл ющих триггеров, группа схем сравнени , два элемента задержки, три элемента ИЛИ, элемент И, триггер управлени  и генератор, импульсов, причем информационные

   gg входы управл ющих регистров группы соединены с входами-выходами соответствующих интерфейсных блоков усилителей , первый и второй адресные входы узла коммутации подключены со

   ответственно к единичным выходам триггеров первой и второй групп, нулевые входы которых соединены соответственно с первым и вторым входами сброса узла коммутации и через соответствующие формирователи импульса первой и второй групп к инверсным выходам разр дов запроса и готовности управл ющих регистров групп, пр мые выходы разр дов запросов которых подключены к первым входам элементов И первой группы, а выходы разр дов кода номера задачи - к информационным входам блоков элементов И первой и второй групп, выходы которых подключены соответственно к первым и вторым входам схем сравнени  группы, управл ющие входы блоков элементов И первой группы подключены к группе выходов узла приоритетов процессов и первым входам элементов И второй и первой групп, вторые входы которых соединены с нулевым входом триггера управлени , выходом первого элемента задержки и через второй элемент задержки с входом стробировани  узла коммутации, выходы элементов И третьей и второй груп подключены соответственно к единич- ным входам управл ющих триггеров первой группы и группе нулевых входов буферного регистра запросов, группа единичных входов и группа выходов которого соединены соответственно с выходами элементов И первой группы, с группой входов первого элемента ИЛИ и группой разрешающих

   5

   5 О

   0

   5

   входов узла приоритета процессов, синхронизирующим входом соединенного с единичным выходом триггера управлени , единичный вход которого под- .ключен к входу первого элемента задержки и выходу элемента И, первый, второй и третий входы которого соединены соответственно с выходами генератора импульсов, первого и второго элементов ИЛИ, группа входов которого соединена с управл ющими входами блоков элементов И второй группы и группой выходов буферного регистра готовности, группа единичных входов которого соединена с выходами элементов И четвертой группы, первые входы которых подключены к единичным разр дам готовности управл ющих регистров группы, нулевые выходы управл ющих триггеров первой и второй групп соединены соответственно с вторыми входами элементов И первой и четвертой групп, третьими входами подключенных к нулевому выходу триггера управлени , третьи входы элементов И третьей группы соединены с выходом третьего элемента ИЛИ, группа входов которого подключена к выходам схем сравнени  группы и группе запросных входов узла приоритета активного процесса, синхронизирующий вход которого соединен с выходом первого элемента задержки, а группа выходов - с единичными входами управл ющих триггеров второй группы и группой нулевых входов буферного регис тра готовности.

   Фиг. 2