SU1129602A1 - Устройство дл сопр жени процессора с устройствами ввода-вывода - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРА С УСТРОЙСТВАМИ ВВОДАВЫВОДА , содержащее блок приема данных , блок передачи данных, блок дешифрации команд процессора, блок формировани  сигналов прерывани , блок формировани  выходного кода обратной св зи, входные и выходные информационные и управл кщие регистры и блок анализа входного кода, обратной св зи, причем группа входов блока приема данных образует вход данных устройства от процессора, группа информационных входов входного информационного регистра образует вход данных устройства от устройств ввода-вывода, группа выходов блока передачи данных образует выход данных устройства в процессор, группа выходов выходного информационного регистра образует выход данных устройства дл  устройства ввода-вывода, группа входов блока дешифрации команд процессора образует управл ющий вход устройства от процессора, группа входов входного управл ющего регистра образует управл юпдп вход устройства от устг ройств ввода-вывода, группа выходов выходного управл ющего регистра образует управл ющий выход устройства дл  устройств ввода-вывода, выход блока формировани  сигнала прерывани   вл етс  выходом прерывани  устройства дл  процессора, группа выходов блока приема данных соединена с группой входов данных выходного информационного регистра, с первой группой входов данных выходного управл ющего регистра, с группой входов данных входных управл ющего и инбормационного регистров , с группой данных блока форми л ровани  выходного кода обратной св зи , с группой входов кода режима блока формировани  сигнала прерывани , первый выход блока дешифрации команд процессора соединен с входом выборки кода обратной св зи при записи блока формировани  выходного кода обратной св зи и с входом записи данных выходного информационного 1чЭ регистра, второй выход блока дешиф рации команд процессора соединен О) с входом записи данных выходного упо го равл ющего регистра, третий выход блока дешифрации команд процессора соединен с входами записи кода режима блоков формировани  выходного кода обратной св зи, анализа входного кода обратной св зи, формировани  сигнала прерывани  и выходнь х управл ющего и информационного регистров, четвертый выход блока дешифрации команд п.оцессора . соединен с входом выборки кода обратной св зи при чтении блокг формировани  выходного кода обратной св зи и с входом чте

Description

ни  блока передачи данных,п тый выход блока дешифрации команд процессора соединен с входом записи код настройки блока формировани  выходного кода обратной св зи, шестой выход блока дешифрации команд процессора соединен с входом сброса блока анализа входного кода обратной св зи , выход готовности бо1ока анализа входного кода обратной св зи соединен с входом установки блока формировани  сигнала прерывани , с информационным входом блока формировани  выходного кода обратной св зи, с входом готовности блока передачи данных, с стробирующими входами входных управл ющего и информационного регистров, выход данных блока формировани  выходного кода обратной св зи соединен с вторым входом данных выходного управл ющего регистра, выход стробировани  данных блока формировани  выходного кода обратной св зи соединен с входом записи кода обратной св зи выходного управл ющего регистра, выходы входных информационного и управл ющего регистров соединены с первым и вторь м входами данных блока передачи данных соответственно, при этом блок анализ входного кода обратной св зи содержит два триггера, элемент И, nepBbtft элемент ИЛИ, первую группу злементов И, причем выход первого триггера  вл етс  выходом готовности блока , первый установочный вход первого триггера  вл етс  входом сброса блока, первый установочный вход второго триггера  вл етс  входом записи кода режима блока, второй установочньш вход первого триггера соединен с выходом элемента И, первый вход которого соединен с выходом второго триггера, второй вход элемента И соединен с выходом первого элемента ИЛИ, входы которого соединены с соответствутощи1 и выходами элементов И первой группы, о т л и112

чающеес  тем, что, с целью увеличени  пропускной способности устройства за счет формировани  сигнала конца обмена, в блок анализа входного кода обратной св зи введены регистр кода обратной св зи, .регистр инверсии, регистр маски, сумматор по модулю два, втора  группа элементов И, второй элемент ИЛИ, причем вход регистра кода обратной св зи-  вл етс  входом кода обратной св зи блока, первый вход регистра маски  вл етс  входом записи кода настройки блока, второй вход регистра маски соединен с входом регистра инерсии и с вторым установочным входом второго триггера и  вл етс  входом данных блока, выход второго элемента ИЛИ  вл етс  выходом конца обмена блока, группа выходов регистра инверсии соединена с первой группой входов сумматора по модулю два, втора  группа входов которого соединена с группой выходов регистра кода обратной св зи, группа выходов сумматора по модулю два Соединена с первыми входами элементов И первой и второй групп, вторые входь которых соединены с первой и второй инверсными группами выходов регистра маски соответственно, выходь элементов И второй группы соединены с соответствующими входами второго элемента ИЛИ, при этом вход записи кода настройки блока анализа входного кода обратной св зи соединен с п тым выходом блока дешифрации команд процессора, вход данных блока анализа входного кода обратной св зи соединен с выходом блока приема данных, вход кода обратной св зи блока анализа входного кода обратной св зи соединен с выходом входного управл ющего регистра, выход концаобмена блока анализа входного кода обратной св зи соединен с входом конца обмена блока передачи данных.

Изобретение относитс  к вычислительной технике и радиоэлектронике и может быть использовано, например , в вычислительных системах обработки информации и в вычислительных комплексах. 311 Известны устройства дл - сопр жени  ЦВМ с внешними устройствами, содержащие блок дешифрации команд центральной системы, блок приема данных центральной системы, блок пе редачи данных центральной системы, блок формировани  сигнала прерывани , буфер выходной информационный, буфер выходной управл ющий, буфер входной информационный, буфер входной управл ющий, групповые блоки управлени  Tl }. Недостатком этих устройств  вл етс  ограниченна  область применени вследствие того, что в них использу ютс  управл ющие сигналы только заданной формы и только импульсного квитировани  от устройств вводавывода , а также сброс сигналами кви тировани  только определенных выход ных управл ющих сигналов.. Наиболее близким к изобретению по технической сущности  вл етс  устройство дл  сопр жени  процессора с устройствами ввода-вывода, содержащее блок приема данных, блок передачи данных, блок дешифрации команд процессора, блок формировани прерывани , выходные и вхо ные информационные и управл ющие регистры, блок формировани  выходного кода обратной св зи, блок анализа входного кода обратной св зи, BfcixoA блока приема данных соединен с входом кода режима блока формиров НИН сигнала прерывани , с входами данных Г5ХОДНОГО и выходного информа ционных регистров и входного управ .л ющего регистра и с первым входом данныхВЫХОДНОГО управл ющего регисгра , первый и второй выходы блока дешифрации команд процессора подключень: соответственно к входам записи данных выходных информационного и управл ющего регистров, третий выход - к входам записи кода режима блока формировани  сигнала прерывани  и входных управл ющего и информационного регистров, а четвертъгй выход к входу чтени  блока передачи данных, первый и вто рой входы данных которого соединены соответстаенно с выходами входных информационного и управл ющего регистров . Выход данных и выход сигна ла сопровождени  данных блока формировани  выходного кода обратной св зи соединены соответственно с зтор входом данных и входом записи кода обратной св зи выходного управл ющего регистра, входы выборки кода обратной св зи при записи и при чтении , вход записи кода режима и вход записи кода настройки - соответственно с первым, четвертым, третьим и п тым выходами блока дешифрации команд процессора, вход данных - с выходом блока приема данных, а выход выборки кода обратной св зи по готовности - с входами фиксации данных управл ющего и информационного регистров, с входом установки блока формировани  сигнала прерывани , с входом готовности блока передачи данных и выходом блока анализа входного кода обратной св зи, вход записи кода режима, вход записи кода настро:1ки и вход сброса подключены , cooTeeTCTBeHFio к третьему, п тому и шестому выходам блока дешифрации команд процессора, вход данных - к выходу блока приема данных, а вход кода обратной св зи - к выходу входного управл ющего регистра. Блок анализа входного кода обратной св зи содержит дешифратор адреса регистра маски, первый вход которого соединен с входом записи кода настройки блока, второй вход - с входом даннь х блока и первыми входами первого - четвертого регистров маски и триггера разрешени  готовности, а выходы - с вторыми входами соотBeTCTByramjix регистров маски, выходы которых подключены к первым входам элементов И группы, вторыют входами соединенных с входом обратной св зи и входами элементов НЕ группы , третьими вxoдa и - с выходами элементов НЕ группы, а выходами - с соответствующими входами элемента ИЛИ, выход которого подключен к первому входу элемента И, вторьш входом соединенного с выходом триггера разрешени  готовности, второй вход которого  вл етс  входом записи кода режима, а выходом - с первым входом триггера готовности, второй вход и выход которого  вл ютс  соответственно входом сброса и выходом блока J. Недостатком данного устройства  вл етс  ограниченна  область применени  вследствие того, что не вьфабатываетс  сигнал конца обмена. Цель изобретени  - увеличение пропускной способности устройства.

S1

Поставленна  цель достигаетс  те что в устройстве лЦ1Я сопр жени  процессора с устройствам ввода-вывода; coдefJжaщeм блок приема данных, блок передачи данных, блок дешифрации комавд процессора, блок формировани  сигналов прерывани , бпок формировани  выходного кода обратной св зи. входные и вьжодттые информационные и угфавл ющие регистры и блок анаг:иза входгюго кода обратной св зи, причем группа входов блока приема данных образует вход д:,анных 3/стройства от процессора, группа информационрсэгк входов вход,ног{) инфо мадионного регистра образует вход данных устройства от устройств ввода-зызода, группа вьгхо; ов блока передачи данных образует выход данных устройства в процессор, группа вьгсодов иыходного информационного р гистра образует выход данных устройства /ш  устройств ввода-вывода, группа входов блока деогифрации команд процессора образует управл ющий вход устройства от процессора, группа иходов входн-ого управл ющего Г)егистрй образует управл ющий вход устройства от устройств ввода-вь(ода , гр:г:па Б.-гходов вьгход,ного управ .л мщего ре-истра образует упразл юup-i: вь;ход устройства дл  устройств йвода-вьшода, выход блока формирован   сигнала прерывани   вл етс  РЫХ дом 1-рсрь(кани  устройства ;л  процессора , гру:-па выходов блока прием дани;::х соеликена с групгтс й входов даккь;х зылодного- информаци.)нного ре истра, с первой группой входов выходного упра; л ю1цего tJCгистра , с группой i5XO/iioB данных кходных управл ющего и иь;форм,чпр онного регистров,, с jpynnor; i ;ioica ц1ОрмииоБани  иьжодного ко/ш обратном св зи, с группой .входов кода режиха блока формировани  сиг-н ла прерывани , первый ЕЗЫХОД блоха дешифрации команд процессора соединеи с выборки кода обратной св зи при записи блока формирсвани  выходного кода обратной св зи и с входом записи данных выходного информаиионного регистра,, второй выход блока дешифрации команд процессора соединен с входом записи данных выходного управл ющего регистра , третий sbtxoA блока дешифрации команд процессора соединен с входами записи кода режима блоков

96026

формировани  выходного код.а обратной св зи, анализа входного кода обратной св зи, форми :-овани  сигнала прерьшани  и выходных управл ющего г и информацистного peгиcfpoв5 четвертый выход блока дешифрации коман;1 г роцессора соединен с входом вьгборки кода обратной св зи при чтении блока фop -0:poвaни  выходного кода 10 обратной св зи и с входом чтени  блока передачи данных, п тый выход блока д.ещифрации команд процесс1: ра соедитген с входом записи кода настройки блока формировани  выходного

15 -5ДЛ обратной св зи, шестой выход дешифрации команд процессора сое. с входом сброса блока анализа входного кода обратной св зи, выход готовности блока анализа вх.од2Q ного кода обратной св зи, соединен с входом установки блока формировани  сигнала прерывани , с информационным входом блока формироварн  выходного кода обратной св зи, с 25 входом ГхОтовности блокгг передачи

данных, с стробирующими входами входнь х зправл юшего и инф рмапио ного регистров, выход даннь х блеска формировани  выходного кода обратной св - ,,, зи с вторым входом даниь;х выходного управл ющего регистра, выход стробировани  блока формирова -:и  выходного кода обратной сй зи соеди.ч.ен с входом записи кода обратной СВЯЗИ выходного управл ющего регистра, выходь- входных информационного и управл ющего регистров соединены с первым и вторым входг ми данных блока передачи данных соответственно , при этом блок анализа входного кода обратной св зи содержит два триггера, элемент И, цервьй злеьи;нт ИЛИ, первую группу злементов И, выход nepBCiro Т1)иггерс  гл етсч вькодом готовности блока, первыг; уста;- овочиый вход первого тригrcjia ЯБЛ етс.  вхоп.ом сброса блока, первый устаноночн - ; вход ьторого 7р1-;ггера  вл етс  1 ходом записи кода режима блока, второй установочиьш вход первого триггера соединен с выходом элемента И, первьп вход которого соединен с выходом второго триггера , второй вход элемента И соединен с выходом первого элемента Ш1И, входь которого сое.динены с соответствующими выходами злементов И первой группь:, в блок анализа входного) кода обратной св зи, введены регистр

71

кода обратной св зи, регистр инверсии , регистр маски, сумматор по модулю два, втора  группа элементов И второй элемент ИЛИ, причем вход регистра кода обратной св зи  вл етс  входом кода обратной св зи блока, первый вход регистра маски  вл етс  входом записи кода настройки блока, второй вход регистра маски соединен с входом регистра инверсии и с вторым установочным входом второго триггера и  вл етс  входом данных блока, выход второго элемента ИЛИ  вл етс  выходом конца обмена блока, группа выходов регистра инверсии соединена с первой группой входов сумматора по модулю два, втора  группа входов которого соединена с группой выходов регистра кода обратной св зи, группа выходов сумматора по модулю два соединена с первыми входами элементов И первой и второй групп, вторые входы которы соединеныс первой и второй инверсными группами выходов регистра маски соответственно, выходы элементов И второй группы соединены с соответствующими входами второго элемента ИЛИ, при этом вход записи кода настройки блока анализа входного кода обратной св зи соединен с п тым выходом блока дешифрации команд процессора , вход данных блока анализа входного кода обратной св зи соединен с выходом блока приема данных, вход кода обратной св зи блока анализа входного кода обратной св зи соединен с выходом входного управл ющего регистра, выход конца обмена блока анализа входного кода обратной св зи соединен с входом конца обмена блока передачи данных.

На фиг. 1 предстайлена структурна  схема предлагаемого устройства; на фиг. 2 - структурна  схема блока дешифрации команд процессора; на фиг. 3 - структурна  схема блока передачи данных, на фиг. 4 - одна из возможных реализаций блока формировани  сигнала прерывани / на фиг. 5 - пример реализации входного информационного регистра; на фиг. 6входной управл ющий регистр на фиг. 7 - структурна  схема блока анализа входного кода обратной св зи; на фиг. 8 - структурна  схем блока формировани  выходного кода обратной св зи.

96028

Устройство содержит (фиг. 1) блок 1 дешифрации команд процессора, .блок 2 приема данных, блок 3 формировани  сигнала прерывани , вьгход5 ной 4 и входной 5 информационные регистры, блок 6 анализа входного узла кода обратной св зи, блок 7 формировани  выходного кода обратной св зи, блок 8 передачи данных,

10 выходной 9 и входной 10 управл ющие регистры.

Блок 1 дешифрации команд процессора (фиг. 2) содержит элемент И 11 приема команды записи, элемент И 12

15 приема команд чтени  (2И), дешифратор 13 адреса (двухвходовой), элемент И 14 команды записи информации (2И), элемент И 15 комарщы записи управлени  (2И), элемент

20 И 16 команды записи режима (2И),

элемент И 17 команды записи настройки (2И), группу элементов И 18 команд чтени  (32И), первый 19, п тый 20, четвертый 21, второй 22,

5 третий 23 и щестой 24 выходы блока, шину 25 команд процессора.

Блок 8 передачи данных (фиг. 3) содержит группу элементов И 26 передачи информационного кода (82И),

0 группу элементов И 27 передачи управл ющего кода (8-2И), элемент И 28 передачи готовности (2И), группу элементов ИЛИ 29 передачи данных процессору (7-2ИЛИ), элемент

, ИЛИ 30 передачи готовности процессору (ЗИЛИ), регистр 31 передачи конца обмена процессору, первый 32 и второй 33 входы данных блока, вход 34 готовности блока, вход 35

Q чтени  блока, вход 36 конца обмена и выходную шину 37 данных.

На фиг. 4 представлена одна из возможных реализаций блока 3 формировани  сигнала прерывани , содер5 жащего элемент И 38 разрешени  прерывани , триггер 39 разрешени  прерывани , вход 40 кода режима блока, вход 41 записи кода режима блока, вход 42 установки и выход 43 пре0рьгоани .

На фиг. 5 показан пример реализации входного информационного регистра 5, содержащего регистр 44 приемника (информационный), триггер

145 разрешени  фиксации, элемент НЕ 46 фиксации, элемент ИЛИ 47 фиксации (2ИЛИ), вход 48 данных блока, вход 49 записи кода режима , 9 , лока, вход 50 фиксации данных блока, выход 51 и шину 52 входной информации. На фиг. 6 приведен входной управл ющий регистр 10, содержаний регистр 33 приемника (управл ющий) триггер 54 разрешени  фиксации, эл мент НЕ 55 фиксации, э. ИЛИ 56 фиксации (2ИЛИ), вход 57 данных бл ка, вход 58 записи кода режима бло ка, вход 59 фиксации данных блока, выход 60 блока и управл ющий вход Блок 6 анализа входного кода обратной св зи (фнг. 7) содержит регистр 62 маски, регистр 63 инвер сии, регистр 64 кода обратной св з сумматор 65 по модулю два (82), элементы И 66 первой грхпцы (82И) элементы И 67 второй группы () триггер 68 разрешени  готовности, элемент ИЛИ 69 формировани  готовности (ВИЛИ), элемент ИЛИ 70 формировани  конца обмена (ВИЛИ), эле мент И 71 разрешени  готовности (2 триггер 72 готовности, вход 73 кода обратной св зи боюка, вход 74 данных блока, вход 75 записи кода настройки блока, вход 76 записи сода режима блока, вход 77 сброса блока, выход 78 готовности блока и выход 79 конца обмена. Блок 7 фop fиpoвaни  выходного кода обратной св зи (фиг, 8) содер жит регистры 80-85 управлени , эле менты И 86, В7 и В8 цервой, второй и третьей груц.ц, элементы ИЛИ 89 группы автоматического кода управлени  (8ЗИЛИ), дешифратор 90 адреса регистра управлени , формирователь 91 импульсозз готовности, триггер 92 разрешени  управлени  по записи, триггер 93 разрешени  у равлени  по чтению, триггер 94 разрешегши управлени  по готовност элементы И 95-97 разрешени  управлени  по записи (2И), цо чтению (2И), по готовности (2И), элемент ИЛИ 98 автоматической записи кода управлени  (ЗИЛИ), вход 99 данных блока, вход 100 записи кода настро ки блока, вход 101 записи кода режима блока, вход 102 выборки кода обратной св зи по готовности блока вход 103 выборки кода обратной св зи при чтении блока, вход 104 в борки кода обратной св зи при записи блока, выход 105 данных блока 210 и выход 106 сопровождени  данных блока, Блок 2 приема данн1)1х от процессора представл ет собой блок стандартных шинных формирователей, блок 8 передачи данных процессору  вл етс  коммутирующей управл емой схемой , подключающей к своей выходной шике 37 данных один из трех информационных входов в зависимости от (управл ющего сигнала. Блок 1 дешифрации К(манд центральной системы предназначен дл  приема команд процессора по шине 25 команд процессора и формировани  по ним внутренних управл ющих команд устройства. Блок приема данных св зывает- выходную шину данных процессора с внутренней шиной данных устройства. Данные, поступающие из процессора по входной шине данных, в зависимости от сопровождающих их команд записи предназначены либо дл  установки требуемых режимов работЕ) устройства, либо дл  настройки блоков устройства на заданный алгоритм обмена информацией с заданным устройством ввода- вывода (ВУ), либо передачи ее в ВУ. Блок 8 передачи данных центральной системы предназначен дл  передачи данных по выходной шине даннь х в процессор по командам чтени , получаемым из устройства ввода-вывода или сформирванных внутри устройства сопр жени . Блок 3 фор1чировани  сигна;та прерывани  предназначен дл  формировани  сигнала прерывани , сообщающего по выходу 43 прерывани  процессору о готовности устройства сопр жени  продолжать обмен информацией с устройством ввода-вывода. В регистрах 4 и 9 формируетс  две группы независимых параллельных каналов передачи данных в устройство ввода-вывода по шине выходной информации и управл ющему выходу. Разр дность этих регистров определ етс  количеством линий сжны данных. Регистр 9 в отличие от регистра 4 имеет два выхода данных и соответственHCJ два входа записи, т.е. кроме функции хранени  данных регистр 9 выполн ет функцию мультиплексировани  данных, поступающих по первому или второму его входам. Два входных регистра (информационный 5 и управл ющий 10) формируют две группы независимых паралле льных каналов 111 приема данных устройства ввода-вывода по шине входной информации и управл ющему входу. Обе регистра вы полн ют функции хранени  данных и имеют разр дность, равную разр днести выходных регистров устройства Входные регистры, кроме того, содержат управл ющие схемы, позвол ющие в зависимости от записанного в них кода режима независимо разрешать илизапрещать функцию фиксации данных в этих регистрах. I Выходы этих регистров св заны с соотве гствуюш 1ми входами блока 8 передачи данных;. Выход регистра 10 св зан также с входом кода обратной св зи блока 6 дл  выполнени  функции универсального автономного управлени  устройством ввода-вывода. Блок 6 предназначен дл  определени  момента по влени  на заданных выходных управл ющих каналах устройст ввода-вывода, поступающих на управл ющий вход 61 регистра 10, сигналов заданной формы, формируюпу х определенный входной код обратной св зи. В момент сформировани  задан ного кода на выходе этого блока вырабатываетс  сигнал готовности, обеспечивающий замыкание внутренней обратной св зи, реализующей функцию универсального автономного управлени  и выполн ющий р д других независимых функций внутреннего управле ни . Блок 6 определ ет также момент по влени  на заданных выходных управл ющих каналах устройства вводавывода , поступающих на управл ющий вход 61 регистра 10, сигналов задан ной формы, формирующих определенный входной код обратной св зи, который формирует на выходе блока сигнал конца обмена, поступающий на блок 8 передачи данных, и сообщает процессору о конце обмена с устройством ввода-вывода. Блок 7 формировани  выходного кода обратной св зи предназначен дл  формировани  на его выходе данных кода, определ емого сигналами, поступающими по его входам выборки, и дл  выборки на выходе сопровождени  сигнала дл  переписи этих кодов в выходной управл ющий регистр. Устройство работает следующим образом. В исходном состо нии все внутрен ние автономные функции устройства 12 запрещены. С точки зрени  процессора устройство представл ет собой два независимо адресуемых выходных регистра 4 и 9 и два входных регистра 5 и 10. По командам записи данных в регистры 4 или 9 данные, поступающие из процессора по входной шине данных через блок 2, запоминаютс  в одно из указанных регист ров с помощью сигналов, поступающих по их входам записи данных. По командам чтени  данных, поступающих на вход чтени  блока 8, информа1: и , снимаема  с регистра5 или 10, в зависимости от адреса, указанного в команде, поступает в процессор. Основным режимом работы устройства  вл етс  режим с использованием функций, выполн емых блоками 6 и 7, обеспечивающими режим универсального автономного управлени  устройством ввода-вывода. По командам записи кода режима блоки 6 и 7 включаютс  в работу. Кодь режимов поступают по входам данных независимо, разреша  или запреща  формирование сигнала готовности (ГТ) блока 6 и любую из выборок кода обратной св зи по соответствующим входным командам выборки в блоке 7. Перед началом обмена информацией блоки 6 и 7 программно настраиваютс  на заданный алгоритм управлени  ВУ путем записи в них по соответствующим командам записи кодов настройки, поступающих по входным шинам данных этих блоков. Причем установка режима и настройка устройства осуществл етс  только один раз, после чего обмен выполн етс  всего по одной команде чтени  или записи информации. По команде записи данных информационный байт, передаваемый из процессора, помещаетс  в регистр 4. Одновременно по этой же команде осуществл етс  выборка из блока 7 управл ющего байта запроса устройства ввода-вывода. После этого процессор освобождаетс  от обслуживани  устройства. По коду запроса устройство ввода-вывода включаетс  в работу, чита  информационный байт, записанный в регистр 4. Закончив цикл работы, ВУ выставл ет код подтверждени , по вл ю цийс  на выходе входного регистра 10 и затем на входе кода обратной св зи блока 6, на выходе которого формируетс  сигнал готовности ГТ. По этому сигналу в блоке 7 осуществл етс  выборка нового кода обратной св зи, передаваемого в регистр 9, автокатически снимаетс  выставленный запр и/или устанавливаетс  при необходимости новый. Одновременно сигнал готовности ГТ поступает в регистры 5 и 10, фиксиру  поступаю1цие в них данные из ВУ, если соответствующие функции, реализуемые в этих регистрах , разрешены кодами режима. Кроме того, сигнал готовности поступает на вход готовности блока 8 и в блок 3, Последний вырабатывает на входной управл ющей шине процессора сигнал 43 прерывани , если заданна  функци  разрешена кодом режима, предварительно записанш м в блок. Процессор узнает о готовности устройства либо программно (анализиру  сигнал готовности с помощью команды чтени  ГТ) , либо через мезанизм црерьгеани . Получив готовность , процессор выдает следующую команду записи на устройство, передава  очередной информационный байт Чтение данных, поступающих из ВУ Б процессор, происходит в следующей госледолательности. Устройство ввод вывода выставл ет очередной информа ционный бс)йт, поступающий в регистр 5по иине 52 входной информации, i по одной или нескольким входным управл ю: ;,.- шинам КОД запроса, пост пающий п рргистр 10. Код запроса с аьиола этого регистра поступает на )зхол кода обратной св зи блока 6 Б момемт по влени  требуемого кода на выходе этого блока формируетс сигнал готовности ГТ, выполн ющий те же функции, как и при записи информации , Из блока 7 выбираетс  код обратной св зи .и записьп аетс  в выходной управл ювдгй регистр, сообща  ВУ о занктостм устройства. Прин в сигнал готовности из устройства одним из указанных ранее способов, процес сор выдает команду чтени ,, обеспечр1вающую передачу через блок 8 даннык , поступающих в регистр 5. Одновременно из блока выбираетс  новый код с. поступающий в регистр 9дл  указани  устройству ввода-вывода 06освобождении устройства дл  прие ма следующего информационного байта Вход сброса блока 6 используетс  дл  сброса установленного внутренне го сигнала готовности после того, 14 как процессор восприн л его. Сброс осу1цествл етс  Ю команде записи дл  записи данных из устройства . В отлчиие от прототипа в предлагаемом устройстве реализована возможность работать с ВУ, выставл юищми после последнего информационного байта код конп,а обмена. Работа устройства npiL этом происходит следующим образом. После вьщачи последнего информационного байта в процессор ВУ выставл ет по входным управл югцим шинам 61 код конца обмена, поступающий в регистр 10, Код конца обмена с выхода это1о регистра поступает на вход кода обратной св зи блока 6. В момент по влени  требуемого кода на выходе этого блока фop Iиpyeтc  сигнал конца обмена, поcтyпaюш IЙ на вхоп блока 8 и сообщающий процессору о завершении процесса выдачи данных из ВУ. Предлагаема  структура чтени  и данных, передаваемых через устройства сопр жени ,  вл етс  наиболее характерной дл  больи инства КУ, однако не единственно возможной дл  данного устройства. В частности, всегда независимо от использовани  этой функции можно записать любой код s регистр 9 или прочесть код, хран щийс  в регистре 10, не измен   режимов работы устройства . Люба  из внутренних управл ю1:Ц1х функций фиксации в регистре 5 и 10, -функци  выборки кода обратной св зи из блока 7 и функци  прерывани  может быть разрешена или запрещена независимо от других, Ц,п  большинства ВУ, имело щх байтовый формат передачи данных, обыч1ЮЙ конфигурацией устройства сопр жени  - вл етс  конфигураци , содержани  один параллельный восьмиразр дный входной регистр дл  обмена данными и набор входных и ныходных упр-авл ющих каналов, содержащий от 2 до 16 лин1-:й. Поэтому конфигураци  дан1юго устройства зафиксирована: регистры 4 и 9 всегда выдают данные на ВУ, а регистры 5 и 10 всегда принимают данные от ВУ, Все регистры имеют одинаковую разр дность. За счет программно настраиваемых блоков 6 и 7 управл ющий режим работы устройства универсален, В предлагаемом устройстве реализуетс  внутренн   автономна  много151 канальна  с перекрестной коммутацией каналов функци  управлени . Блок 6 анализа входного кода обратной св зи, предварительно настроенный на заданный код, позвол ет зафиксировать момент по влени  определенного фронта сигнала на одном или р.ескольких входных каналах входного управл ющего регистра дл  выработки сигналов готовности и кода обмена. При этом независимо управл ютс  к.чк сами поТ1 рности фронтов, так и номера каналов. Блок 7 формировани  выходного кода обратной св зи позвол ет по од ному из входньгх сигналов выборки установит, в регистре 9 любой (наперед запакньй) код, формиру  тем самым любой уровень на любом выходном управл ющем канале. В результа |те автономно (без участил процессора ) реализуетс  универсальное внутр }iee многоканальное с перекрестной коммутацией каналов управление ВУ. Блоки устройства работают следую ш,;м образом. Элементы И 11 и 12 приема комакдь записи и приема команды чтени  блока i предназна- ены дл  приема с управл ющей шины процессора сигналов записи и чтени , обращенных к данному устройству. Дешифратор 13 длл деиИфрации двух линий адресной шины процессора и дл  управлени  элементами И 1ii-17 команд записи и группой элементов И 18 команд чтени . По команде записи, обращенной к данному устройству, ащрес, установленный на входе дешиф ратора 13, открь вает только один из элементов И 14-17. В результате сигнал записи с выхода злеменаа И 1 проходит на выход только одног из указанных элементов И, формиру  только один из внутренних сигналов з.чписК; записи информации, записи управлени , записи режима или запис настройки. По сигналу записи информации , снимаемому с выхода 19 блока информационный восьмиразр дный код с В утренней шины дописываетс  в регистр 4. По сигналу записи управлени , снимаемому с выхода 20 блока этот код записываетс  в регистр 9. По сигналу записи режима, снимаемому с выкода 21 блока, значени  отдельных разр дов кода, установленно на шине данных, записываютс  в соот ветствующие триггеры разрешени  блоков 3, 5, 5, 7 и 10. По сигналу записи настройки, снимаемому с выхода 23 блока 1, значени  четьфех младших разр дов кода шины даншлх записываютс  в регистр маски блока 6 или в один из шести регистров управлени  блока 7. При этом старшие разр ды кода шины данных используютс  дл  адресации этих регистров. По команде записи также независимо от значени  адреса на выходе дешиф- ратора 13 форм11руетс  на выходе 24 блока 1 сигнал сброса триггера готовности в блоке 6. По команде чтени , обращенной к данному устройству, на втором входе группы 18 элементов И команд чтени  по вл етс  сигнал чтени . Группа 18 состоит из трех элементов И. управл емых с выхода дешифратора 13. На выходе группы 18 могут формироватьс  три сигнала чтени : чтени  информации, чтени  управлени  и чтени  готовности, определ емье трем  значени ми адреса: адреса информации, адреса управлени  и адреса готовности соответственно. Сигнал чтени  с вьгхода 22 блока 1 , определ емый адресом информации, управлени  или готовности, управл ет передачей в процессор или информационного кода из регистра 44, или управл ющего кода из регистра 53, или кода готовности из триггера 72 готовности. Группь; 26 и 27 элементов И передачи управл ющего кода блока 8 (фиг-. 3) предназначены дл  передачи в процессор из ВУ информационного или управл ющего кодов соответственно . Элемент И 28 передачи готовности предназначен дл  передачи в процессор сигнала готовности, формируемого внутри устрйоства (в блоке 6) по управл ющему коду. Передачи через указанные элементы 26, 27 и 28 синхронизируютс  управл ющими- сиг-налами чтени , снимаемыми с входа 35 чтени  блока 8. По сигналу чтени , определ емому адресом информации или адрёсом управлени , восьмиразр дный информационный код, посту паюший на вход 32, или восьмиразр дный втравл ющий код, поступающий на вход 33, проходит через блоки 26 и 27 соответственно. Причем младшие семь разр дов информационного 1711 рши управл ющего кодов поступают на группу 29 элементов Ш1И, а старший восьмой разр д поступает на элемент ИЛИ 30, на один из входов которого поступает сигнал готовности , синхронизированный на элементе И 28 сигнгшом чтени , определ емым адресом готовности. Регистр 31 пер дачи обмена предназначен дл  передачи в процессор сигнала конца обмена, формируемого внутри устройства Св блоке 6) по управл ющему коду, передача через указанный регистр не синхронизирована. Триггер 39 разрешени  прерьгвани  блока 3 (фиг. 4) предназначен дл  запоминани  одноразр дного признак разрешени  формировани  запроса прерывани  к процессору. Если триг гер 39 находитс  в единичном состо НИИ, элемент И 38 разрешени  прерывани  проп-ускает сигнал готовности , снимаемый с входа 42 установки блока. Если этот триггер находитс  в нулевом состо нии, элемент И 38 закрьгт и сигнал готовности блокируетс  . Признак разрешени  записыв егс  в триггер 39 .с опреде,аен}юго разр да шины данных, поступающего на вход 40 кода режима, по сигналу записи режима, поступающему на  ход 41 записи кода режима. Конструкгивю регистры 5 и 0 (фиг, 5 и 6) выполнены идентично. Иггформацион ый 44 и управл ющий 53 регистры приемника С1тужат дл  прием и хранени  кодов, поступающих от ВУ инфорка хио ного и управл ющего соот ветственно. Триггеры 45 и 54, элементы КЕ 46 и 35 и элементы ИЛИ 47 и 5Ь фиксации предназначены дл  упр лгг,-;:  по си налу готовности Е регис 1рах 44 и 53 соответственно Призн.дК рлзрешени  фиксации записываютс  в триггеры 45 и 54 с определенных разр дов игины данных, пост пающих ка входы 48 и 57, по сигналу записи режима, поступающему на входы 49 и 58 записи кодов режима соответственно. Единичные сигналы на выходах триггеров через соответствующие элементы ИЛИ поступают на входы регистров, отключа  функци фиксации. Если на выходах триггеров разрешени  - нулевые сигналы, то значени  сигналов на входах регистров 44 и 53 определ ютс  сигналом готовности, подаваемым на входы 50 и 59 фиксации данных соответственно . В момент перехода сигнала готовности из нулевого значени  в единичное Ш входах регистров устаназливаотс  нулевой сигнал, фиксирую:1г й данные, хран юищес  в этих регистрах. Блок. 6 (фиг. 7) в слючает в себ  пам ть дл  хранени  кода маски, регистр кода обратной св зи, регистр инверсии, схемы маскировани  кода обратной св зи, схему формировани  выходного сигнала готовности и схему формировани  вьгходного сигнала гсонi;a обмена. Восьмиразр дный регистр 62 маски пре/цназначеи дл  хранени  восьмиразр дного кода ., упоавл ющего элементами первой 66 и второй 67 груип И маскировани . Код в регистр записываетс  с шины данных, сниг- аемых с входа 74 данных. Запись в регистр синхронизируетс  сигналом записи настройки, поступаю1ДИМ с входа 75. Регистр Ь4 кода обратной св зи гфедназначен дл  записи восьмиразр дного кода обратной св зи, поступаюигего с вхг;да 73 кода обратной св зи. регистр ин-;-: версии записываетс  восьмиразр днь Й код иьшерсии, поступаюи{ий по входу 74 данных, который с помощью сумматора 65 сложени  по модупю два инвертирует необходикые разр дь кода обратной св зи. Схемы маскировани  выполнены на элементах И 67 и элементе HJDi 69 дл  сигнала готовности и на элементах И 66 и элементе ШИ 70 дл  сигнала конца г-бмена , Ка выходе элемента i-ШИ 69 пропускаетс  дизъюнкци  тех пр мых или иниерсных значе-НИИ разр дов, снимаемъ1х с входа 73, которым соответ-твуют единичные значени  разр дов код.с маски. На выХОД1 элемент, ИТ.И 70 пропускаетс  дизъюнкци  тех пр гчых или иньерсных значений разр дов, снимаемых с в;ода 73, соторьги соответст нуле значени  разр дов кода маски. Эта схема также  вл етс  схемой формировани  сигнала конца обмена, так как при заданном коде обратной св зи она формирует сиг;1ал конца обмена, поступающий на выход 79 конца обмена. Схема формировани  вькодного сигнала готовности включает в себ  триггер 72 и элемент И 7 разрешени  готовности. ,Цл  фиксации момента по влени  готовнссти, т.е. заданного кода обратной св зи, может быть использован стандартный триггер с синхронизируюпщм входом запис Выход элемента И 71 в этом случае должен быть подключен к синхронизирующему входу триггера. При единичном значении выходного сигнала триггера 68сигнал с выхода элемента ИЛИ 69 проходит через элемент И 71 и запоминаетс  в тригг ре 72, в противном случае этот сигнал блокируетс  и, следовательно, сигнал готовности на выходе 78 гото ности блока 6 не формируетс . Призн разрешени  записываетс  в триггер 68 с определенного разр да шины данных, поступающего на вход 74 блока, по сигналу записи режима, поступайщему на вход 76 записи кода режима. Триггер 72 сбрасываетс по сигналу, поступающему с входа 77 сброса блока. Блок 7 (фиг. 8) содержит пам ть дл  хранени  выходных кодов обратной св зи (управл ющих кодов, передаваемых в регистр 9), схему вы борки из этой пам ти и схему формировани  сигнала записи этих данных в регистр 9. Три пары четырехразр дных регистров 80-85 управлени  образуют три регистра дл  хранени  восьмиразр дных кодов управлени  при записи, при чтении и по готовно ти соответственно. Коды в эти регистры записываютс  с четырех млад ших разр дов шины данных, снимаемых с входа 99 данных. При этом старшие четьфе разр да шины, снимаемые с это го входа, поступают на второй вход дешифратора 90, предназначенного дл  указани  номера регистра, в кот рый производитс  запись кода. Запис в регистры синхронизируетс  сигналом записи настройки, поступающим с входа 100 на дешифратор. Схема выборки данных вьшолнена на трех группах элементов И 86-88 и на элементах ИЛИ 89. При подаче на входы элементов И 86-88 сигналов выборки с входов 103 и 104 и с выхода формировател  91 на выходах этих элементов И и на выходе 105 по в тс  коды управлени  по записи, по чтению и по готовности соответственно . Причем формирователь 91 служит дл  формировани  короткого импульса по сигналу готовности, поступающему с входа 102 выборки кода обратной св зи по готовности блока. Схема формировани  сигнала записи включает в себ  элемент ШШ 98, элементы И 95, 96 и 97 и три триггера 92, 93 и 94. При единичных значе-ни х выходных сигналов этих триггеров сигналы, поступаюш е с входов 103 и 104 и с выхода формировател  91, проход т через элементы И 95, 96 и 97 и формируют на выходе элемента ИЛИ 98 и на выходе 106 сигнал дл  записи кода обратной св зи в регистр 9. При нулевых значени х выходных сигналов триггеров формирование сигнала на выходе 106 блока 7 блокируетс . Признаки разрешени  записываютс  в триггеры 92, 93 и 94 с определенных разр дов шины данных, поступающих на вход 99. В предлагаемом устройстве по сравнению с прототипом расширены функциональные возможности за счет введени  схем обработки сигнала конца обмена, это расшир ет область применени  устройства, так как оно может теперь работать с ВУ, выдающими после окончани  обмена сигнал конца обмена, в частности, со всей периферией ЕС ЭВМ. Кроме того, устройство позвол ет увеличить пропускную способность по сравнению с прототипом , поскольку после приема последней посыпки процессору не надо тер ть времени на выдачу запроса в ВУ и ожидание определенного дл  каждого конкретного ВУ кванта времени до получени  сигнала готовности, чтобы, не получив его, процессор отключилс  от работы с данным ВУ. В предлагаемом варианте процессор сразу отключаетс  от ВУ, получив после последней посылки из устройстваввода-вывода сигнал конца обмена.

t

11

T-T1

I

Лш

50

Фиг.5

60

Фиг.6

W6.

105

ui.8

Claims (1)

1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕ-

   НИЯ ПРОЦЕССОРА С УСТРОЙСТВАМИ ВВОДАВЫВОДА, содержащее блок приема данных, блок передачи данных, блок дешифрации команд процессора, блок формирования сигналов прерывания, блок формирования выходного кода обратной связи, входные и выходные информационные и управляющие регистры и блок анализа входного кода обратной связи, причем группа входов блока приема данных образует вход данных устройства от процессора, группа информационных входов входного информационного регистра образует вход данных устройства от устройств ввода-вывода, группа выходов блока передачи данных образует выход данных устройства в процессор, группа выходов выходного информационного регистра образует выход данных устройства для устройства ввода-вывода, группа входов блока дешифрации команд процессора образует управляющий вход устройства от процессора, группа входов входного управляющего регистра образует управляющий вход устройства от устр ройств ввода-вывода, группа выходов выходного управляющего регистра образует управляющий выход устройства для устройств ввода-вывода, выход блока формирования сигнала прерывания является выходом прерывания устройства для процессора, группа выходов блока приема данных сое•динена с группой входов данных выходного информационного регистра, с первой группой входов данных выходного управляющего регистра, с группой входов данных входных управляющего и информационного регистров, с группой данных блока формирования выходного кода обратной связи, с группой входов кода режима блока формирования сигнала прерывания, первый выход блока дешифрации команд процессора соединен с входом выборки кода обратной связи при записи блока формирования выходного кода обратной связи и с входом записи данных выходного информационного регистра, второй выход блока дешифрации команд процессора соединен с входом записи данных выходного управляющего регистра, третий выход ‘блока дешифрации команд процессора соединен с входами записи кода режима блоков формирования выходного кода обратной связи, анализа входного кода обратной связи, формирования сигнала прерывания и выходных управляющего и информационного регистров, четвертый выход блока дешифрации команд гт/оцессора . соединен с входом выборки кода обратной связи при чтении блокг формирования выходного кода обратной связи и с входом чтеSU 1129602 ния блока передачи данныхпятый выход блока дешифрации команд процессора соединен с входом записи кода настройки блока формирования выходного кода обратной связи, шестой выход блока дешифрации команд процессора соединен с входом сброса блока анализа входного кода обратной связи, выход готовности блока анализа входного кода обратной связи соединен с входом установки блока формирования сигнала прерывания, с информационным входом блока формирования выходного кода обратной связи, с входом готовности’ блока передачи данных, с стробирующими входами входных управляющего и информационного регистров, выход данных блока формирования выходного кода обратной связи соединен с вторым входом данных выходного управляющего регистра, выход стробирования данных блока формирования выходного кода обратной связи соединен с входом записи кода обратной связи выходного управляющего регистра, выходы входных информационного и управляющего регистров соединены с первым и вторым входами данных блока передачи данных соответственно, при этом блок анализа входного кода обратной связи содержит два триггера, элемент И, первый элемент ИЛИ, первую группу элементов И, причем выход первого триггера является выходом готовности блока, первый установочный вход первого триггера является входом сброса блока, первый установочный вход второго триггера является входом записи кода режима блока, второй установочный вход первого триггера соединен с выходом элемента И, первый вход которого соединен с выходом второго триггера, второй вход элемента И соединен с выходом первого элемента ИЛИ, входы которого соединены с соответствующими выходами элементов И первой группы, о т л ичающееся тем, что, с целью увеличения пропускной способности устройства за счет формирования сигнала конца обмена, в блок анализа входного кода обратной связи введены регистр кода обратной связи, регистр инверсии, регистр маски, сумматор по модулю два, вторая группа элементов И, второй элемент ИЛИ, причем вход регистра кода обратной связи· является входом кода обратной связи блока, первый вход регистра маски является входом записи кода настройки блока, второй вход регистра маски соединен с входом регистра инерсии и с вторым установочным входом второго триггера и является входом данных блока, выход второго элемента ИЛИ является выходом конца обмена блока, группа выходов регистра инверсии соединена с первой группой входов сумматора по модулю два, вторая группа входов которого соединена с группой выходов регистра кода обратной связи, группа выходов сумматора по модулю два Соединена с первыми входами элементов И первой и второй групп, вторые входа которых соединены с первой и второй инверсными группами выходов регистра маски соответственно, выхода! элементов И второй группы соединены с соответствующими входами второго элемента ИЛИ, при этом вход записи кода настройки блока анализа входного кода обратной связи соединен с пятым выходом блока дешифрации команд процессора, вход данных блока анализа входного кода обратной связи соединен с. выходом блока приема данных, вход кода обратной связи блока анализа входного кода обратной связи соединен с выходом входного управляющего регистра, выход конца обмена блока анализа входного кода обратной связи соединен с входом конца обмена блока передачи данных.