SU1624469A1 - Устройство св зи дл вычислительной системы - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано при проектировании электронных вычислительных машин (ЭВМ) и мультипроцессорных вычислительных систем. Цель изобретени  - расширение класса решаемых задач за счет обеспечени  возможности селекторного обмена между каналами св зи. Поставленна  цель достигаетс  тем, что устройство содержит канал свчзи 1, коммутатор управл ющих сигналов 2, блок синхронизации 3. модули 4, элемент ИЛИ

Description

ы

Ё

О

го

Изобретение относитс  к вычислительной технике и может быть использовано при проектировании электронных вычислительных машин (ЭВМ) и мультипроцессорных вычислительных систем.

Цель изобретени  - расширение класса решаемых задач за счет обеспечени  возможности селекторного обмена между каналами св зи. На фиг.1 представлена структурна  схема устройства; на фиг.2 - структурна  схема канала св зи; на фиг.З - функциональна  схема блока управлени .

Устройство (фиг.1) содержит канал 1. коммутатор 2 управл ющих сигналов, блок 3 синхронизации, модули 4, элемент ИЛИ- НЕ 5, первый выход 6 1-го канала, второй выход 7 1-го канала, первый управл ющий вход 81-го канала, первый информационный вход 9 канала 1, первый информационный выход 10 канала, входы 11.запроса на передачу и подтверждение приема (выходы признака передачи и удовлетворени  запроса) 1-го канала, второй информационный выход 12 1-го канала, второй информационный вход 13 1-го канала, выход 14 блока синхронизации , управл юща  магистраль устройства 15, информационна  магистраль устройства 16, третий выход 17 канала, выход 18 элемента ИЛИ-НЕ.

Канал 1 (фиг.2) содержит блок 19 управлени , первый мультиплексор20, регистр21 адреса, первый узел 22 сравнени , второй узел 23 сравнени , второй мультиплексор 24, регистр 25 передачи,третий мультиплексор 26, регистр 27 приема, выход 28 регист- Р. 21, выходы 29-31 узла 22, выход 32 узла 3, выход 33 блока 19, выход 34 блока 19, разр дные 35-36 управл ющей магистрали, выходы шины 37, 38 запроса на передачу блока 19 в выход 39 - удовлетворени  запроса блока 19 во вход 40 подтверждени  приема блока 19, выход 41 признака передачи блока 19, выходы 42-45 блока 19, второй вход 46 узла 22, выход 47 узла 23.

Блок 19 управлзни  канала (фиг.З) содержит первый элемент ИЛИ 48, первый элемент НЕ 49, первый элемент И-НЕ 50, первый буферный элемент 51, первый элемент И 52, второй буферный элемент 53, второй элемент НЕ 54, второй элемент И 55, третий элемент НЕ 56, четвертый элемент НЕ 57, второй элемент ИЛИ 58, третий элемент И 59, первый триггер 60, первый элемент ИЛИ-НЕ 61, четвертый элемент И 62, второй триггер 63, п тый элемент И 64, шестой элемент И 65, третий элемент ИЛИ 66, третий триггер 67, седьмой элемент И 68, восьмой элемент И 69, четвертый триггер 70, дев тый элемент И 71, четвертый элемент ИЛИ 72, дес тый элемент И 73,п тый элемент ИЛИ 74, одинадцатый элемент 75, двенадцатый элемент И 76, информационный вход 77 триггера 53, пр мой выход 78 элемента И 52, пр мой выход 79 триггера 63,

инверсный выход 80 триггера 63, инверсный выход 81 элемента 75, пр мой выход 82 триггера 70, инверсный выход 83 триггера 70, выход 84 элемента ИЛИ 72.

Устройство функционирует следующим

0 образом.

В исходном состо нии в разр д идентификации сообщений всех регистров 25 заноситс  лог. О, а триггеры 60, 63, 67 и 70 перевод тс  в нулевое состо ние (когда на

5 пр мых выходах триггеров устанавливаетс  лог. О путем подачи импульса сброса по цеп м сброса. Затем включаетс  блок 3 синхронизации и на выходе 14 периодически по вл ютс  импульсы синхронизации, фор0 миру  такты функционировани  устройства. Под тактом функционировани  устройства в данном случае понимаетс  промежуток времени между моментами окончани  (заднего фронта) двух соседних импульсов синхрони5 зации на входе 14. В качестве модулей 4

могут быть блоки обработки (процессоры),

блоки пам ти, устройства внешней пам ти.

Вычислительна  задача (программа)

большого объема заранее (в процессе ком0 пил ции, редактировани  и загрузки) разбиваетс  на большое количество участков (блоков), которые допускают параллельную их обработку в процессорах. Эти программные блоки (части программы и

5 данные, подлежащие обработке) заранее распредел ютс  по процессорам, однако часть их загружаетс  в блоки пам ти, а та их часть, котора  не помещаетс  в блоках пам ти, запоминаетс  во внешней пам ти.

0 Между программными блоками в процессе их параллельной обработки возможен обмен отдельными сообщени ми (промежуточными или конечными результатами обработки данных, который осуществл етс 

5 через кольцевую сеть св зи (кольцо) путем установки в любом такте на выходах 37, 38 любого канала 1 запроса с кодом 10. При этом на входе 13 устанавливаетс  сообщение , которое содержит поле адреса назна0 чени  и информационное поле. Если в канале 1 имеютс  услови  дл  передачи сообщени  в кольцо, то в следующем такте в регистр 25 записываетс  сообщение со входа 13 вместе с кодом адреса передатчика на

5 выходе 21 и кодом идентификации сообщени . Таким образом, сообщение в регистре 25 содержит поле адреса назначени , поле адреса (номер) передатчика, поле информации и поле (бит) идентификации сообщени . Сообщени , запомненные в регистрах

25 передаютс  на вход 9 следующего канала 1, в котором оно может быть передано (и запомнено) или в регистр 27 (если оно адресовано модулю, подключенному к каналу 1), или в регистр 25, или передано в шину 16 (см. описание канала 1). В каждом новом такте сообщение будет следовательно передаватьс  из регистра 25 предыдущего канала в регистр 25 последующего канала 1 по кольцу до тех пор, пока оно не достигнет канала 1 с адресуемым модулем 4 и не будет прин то в регистр 27 или передано через шину 16 в регистр 27 канала, подключенного к адресуемому модулю.

В случае, если сообщение со входа 9 1-го канала 1 принимаетс  в регистр 27 любого канала 1, то в регистр 25 может быть прин то новое сообщение со входа 12 1-го канала 1, если имеетс  запрос с кодом 10 rta входах

37, 38 1-го канала 1, где I 0, 1(т-1) и

необходимые услови  дл  передачи сообщени  в кольцо.

Если запрос на передачу сообщени  кольцо в модуле 1 нет, который продолжает циркулировать по кольцу как и сообщение, однако на каналах 1 не воспринимает как сообщение.

Дл  того, чтобы сообщение в любом 1-ом канале 1 было передано со входа 9 в шину 16 необходимо, чтобы на выходе 7 (фиг.1) всех каналов 1 была установлена лог. 1, на выходе 7 1-го канала была установлена лог. 1, а на выходе всех каналов 1 с номерами большими I был установлен лог. О. В этом случае на выходе коммутатора 2 (см. описа ние коммутатора 2) устанавливаетс  лог. 1, под управлением которой на выходе 34 блока 19 1-го канала устанавливаетс  лог. 1 и сообщение со входа 9 передаетс  на шину 16, а на разр дной шине 35 шины управлени  15 устанавливаетс  лог. О, гак как элемент 51 разблокируетс , а на входах элемента И 50 блока 19 устанавливаютс  две лог. 1 (со входа 8 и входа 30), которые перевод т в нулевое состо ние выход элемента И 50. Дл  того, чтобы сообщение из шины 16 было передано (и запомнено) в регистре 27 канала 1, подклчюенного к адресному модулю 4, необходимо, чтобы в этом канале лог. 1 со входа 32 блока 19 через элемент ИЛИ 58 и И 73 установилась на входе элемента 52, под управлением которой на выходе 77 элемента 52 устанавливаетс  лог, О, а на выходе 78 - лог. 1 (так как на выходе элемента 49 и входе 32 установлены лог. Г). На выходе элемента 55 устанавливаетс  лог. 1, так как на выходе элемента 54 установлена лог. 1. В результате на разр дной шине 36 управл ющей шины 15 устанавливаетс  лог. О, который

с помощью элемента Н Е 56 уже 1-го (передающего , а не принимающего) канал 1 устанавливаетс  на входе элемента И 68 лог. 1. на остальных входах элемента И 68 уже ус- 5 тановлены лог. Г. В результате на первом входе элемента И 76 устанавливаетс  лог. 1. Если в 1-ом канале не предусмотрена передача сообщени  из модул  4 в кольцо, то на втором входе 81 элемента И 76 также

10 установлена лог. 1 (так как на выходе триггера 60 установлен лог. О). В итоге на выходе 44 формируетс  лог. 1, обеспечивающа  запись в регистр 25 1-го канала 1 пустого кода. Если же запрос на передачу

5 сообщени  (со йхода 13) в кольцо в i-ом канале есть (в триггере 60 хранитс  лог. 1, а в триггере 63 лог. О), то на выходе 81 элемента И 75 устанавливаетс  лог. О и на выходе 44 формируетс  лог. О, обеспечи0 вающий действительность сообщени , запоминаемого в регистре 25 (со входов 13, 28). Передача сообщени  со входов 13, 28 на выход мультиплексора 24 обеспечиваетс  благодар  установке на выходе 45 блока 19

5 1-го канала лог. 1.

При этом на выходах элементов 51, 53 блоков 19 всех остальных каналов 1 устанавливаетс  высокоимпедансное (третье) состо ние.

0Следует отметить, что в канале 1, прин вшем сообщение в регистр 27, возможны два режима приема сообщени : режим приема сообщени  в модуль 4 (когда на входе

40установлена лог. 1 при любом состо - 5 нии триггера 70) и режим сн ти  сообщений

из кольца (когда на входе 40 установлен лог. О, а триггер 70 находитс  в нулевом состо нии ). В первом случае, если триггер 0 находитс  в единичном состо нии в начале

0 такт а передачи сообщени  через общую шину 16, на выходе 41 установлена лог. О. Когдп на выходе 77 элемента 52 принимающего канала 1 устанавливаетс  лог. О, на выходе 41 устанавливаетс  (до действи  им5 пульса синхронизации) лог. О, информирующий модуль 4 о приеме в регистр 27 нового сообщени  (после действи  очередного импульса синхронизации). После деист ви  очередного импульса синхронизации в триг0 гере 70 подтвердитс  единичное состо ние, на входе 32 и 77 установ тс  соответственно лог. О и лог. 1. В результате на выходе

41вновь установитс  лог. 1. Если в (первом случае) триггер 70 находилс  в нулевом

5 состо нии, то на выходе 41 устанавливаетс  лог. 1. После действи  очередного импульса синхронизации сообщение из шины 16 запоминаетс  в регистр 27, триггер 70 переводитс  в единичное состо ние и на выходе 41 устанавливаетс  единичное состо ние.

информирующее модуль А, что сообщение в регистр 27 прин то.

Во втором случае (когда на входе 40 и выходе 41 установлены лог. О) после действи  импульса синхронизации сообщение из шины 16 запоминаетс  в регистр 27, однако триггер 70 не измен ет своего нулевого состо ни  и на выходе 41 сохран етс  тог. О.

Аналогичные режимы приема предусмотрены в каждом канале 1 и при приеме сообщений со входа 9. При этом на выходах 17 всзх каналов 1 установлен лог. О, а на выходе и входах 18 - лог. 1.

В тех случа х, когда модули-процессоры выполн ют программные блоки, которыми они были загружены, они запрашивают новые программные блоки, которые хран тс  в блоках (модул х) пам ти или во внешней пам ти, путем передачи соответствующих сообщений в кольцо. Когда модули 4 пам ти готовы дл  передачи программных блоков (представл емые в виде массива сообщений ) они в любом такте выставл ют на входах 37, 38 код 11. Возможны также случаи , когда в результате обработки в процессорах программных модулей формируютс  массивы данных, подлежащих дальнейшей обработке в других процессорах. В этом случае массив дчнных формируетс  в виде мас- сива сообщений в модуль-процессор перэлатчик устанавливаетс  в любом такте на входах 37, 38 запрос в виде кода 11. В следующем такте лог. 1 со входов 37, 38 запоминаютс  в триггерах 60, 63 и на выходе 7 любого 1-го канала 1 устанавливаетс  лог. О, на выходе 6 1-го канала 1 удерживаетс  лог. О. На входе 8 1-го канала 1 формируетс  лог. 1 только в том случае, если на выходе 7 всех каналов с номерами большими I установлена лог. 1. Сигналы на выходе 6 каналов 1 не вли ют на формирование сигналов на выходе 8. В результате на выходе элемента И 64, на выходе 17 1-го канала устанавливаетс  лог. 1, а на выходе элемента ИЛИ-НЕ 5 - лог. О, который устанавливает на выходе хэлементз l/l 62 блока 19 всех каналов 1 лог. О, обеспечива  удержание лог. 1 на выходе 7 всех каналов 1, кроме 1-го до тех пор (в течение такого количества тактов), пока на входах 37, 38 1-го канала 1 удерживаетс  код 11, который в каждом такте подтверждает единичное состо ние 60 и 63.

Код на входах 37, 38 может удерживатьс  до тех пор, пока не будет установлена св зь с адресуемым модулем через любой канал и не будет передан весь массив сообщений адресуемому модулю через шину 16. При этом любой запрос на общую шину в

любой другой канал 1 не будет удовлетвор тьс , т.е. не будет нарушать установленную св зь. При этом в 1-ом канале 1 на выходах 33, 34 блока 19 установи/тс  код 11.

под действием которого код со входов 13,28 подаетс  на шину 16, на выходе элемента 50 установитс  лог, О, который передаетс  на шину 35. В принимающем канале 1 (св занным с адресуемым модулем) на выходе эле0 мента НЕ 49 и выходе 32 устанавливаютс  лог. 1. Если регистр 27 принимающего канала 1 зан т, то на выходе 41 и 42 установлены соответственно лог. 1 и лог. О. В результате состо ние выходов элемента И

5 52 не измен ютс  и на шине 36 сохран етс  высокоимпедансное состо ние, которое воспринимаетс  элементом НЕ 56 узла 19 передающего канала 1 как лог, 1. В результате на выходе элемента НЕ 56 передающе0 го канала 1 установитс  лог. О, который заблокирует элемент И 65. Так как на выходе 45 блока 19 передающего канала 1 установлен лог. О, то после действи  очередного импульса синхронизации в ре5 гистр 67 будет записан лог. О, который установитс  на выходе 39, информирующий модуль 4, что св зь не установлена и сообщение со входа 13 не прин то в регистр 27 адресуемого канала 1. В этом случае запрос

0 с кодом 11 на входе 37, 38 передающего канала может сохран тьс  до тех пор, пока на выходе 42 принимающего канала не по витс  лог. 1 (при установке на входе 40 лог. 1, означающей, что модуль 4 готов прини5 мать сообщени  и что регистр 27 свободен). В этом случае на выходах 77, 78 элемента 52 блока 19 принимающего канала установитс  код соответственно 0/,1. На шине 36 установитс  лог. О. На выходе 41 установитс 

0 лог. О, информирующий модуль 4, что в регистр 27 будет передано новое сообщение .

На входе элемента НЕ 56 блока 19 передающего канала 1 устанавливаетс  лог. 1.

5 В результате на выходе элемента И 65 и ИЛИ 66 устанавливаетс  лог. 1, котора  после действи  очередного импульса синхронизации запоминаетс  в регистр 67 и устанавливаетс  на входе 39. информиру 

0 модуль 4 о том, что сообщение с общей шины 16 (с выходов 13, 28 передающего канала 1) прин то в регистр 27 принимающего канала 1. В этом случае сразу же после импульса синхронизации на выходе 14, на

5 входе 13 передающего канала устанавливаетс  новое сообщение из массива сообщений которые необходимо передать, а на входе 37 устанавливаетс  лог. О на врем , пока на шине 35 установитс  лог. 1, на выходе элемента НЕ 49 блока 19 принимающего канала установитс  лог. О, на выходе 77 и выходе 41 установитьс  лог, 1, информирующа , что в регистр 27 принимающего канала 1 будет записано новое сообщение. Затем до по влени  очередного импульса синхронизации на вход 37 вновь устанавливаетс  лог. 1, также и на выходе 41 вновь устанавливаетс  лог. 1, при этом в регистр 27 принимающего канала 1 записываетс  очередное сообщение с шины 16, так как на выходе 42 и 43 блока 19 устанавливаетс  лог, 1. В следующих тактах действи  по установке кодов на входе 13 и 37 передающего канала повтор ютс  до тех пор, пока через общую шину 16 будут переданы все сообщени  массива. При этом на выходах элементов 51, 53 блоков 19 и на выходе мультиплексоров 20 всех остальных каналов 1 (не участвующих в обмене сообщени ми через общую шину) всегда устанавливаетс  высокоимпеданс- ное (третье) состо ние.

После передачи последнего сообщени  массива данных перед по влением очередного импульса синхронизации на выходе 14 на входах 37, 38 передающего канала устанавливаетс  лог. О. После действи  очередного импульса синхронизации в триггеры 60, 63 записываетс  лог. О, который устанавливаетс  на выходе 17 ( выходе элемента 64). В результате на выходе канала 19 устанавливаетс  лог. 1, а на входе 8 устанавливаетс  лог. О (см. описание коммутатора 2). под действием которого на выходе мультиплексора 20 и на выходе элемента 51 устанавливаетс  высо- коимпедансное состо ние в течение всего такта, если на входе 30 установлен лог. О. В этом же такте возможно, что на входе 30 будет установлена лог. 1 (означающа  запрос на передачу сообщени  из кольца в общую шину). Если при этом на входе 8 установитс  лог. 1, то на шине 35 вновь установитс  лог. О, а на шину 16 будет передано сообщение со входа 9, так как на выходе 33 установлен уже лог. О. Далее устройство будет функционировать как было описано выше (при передаче сообщени  из кольца через общую шину). Следует только добавить, что если на шине 36 не установитс  лог. О, то передачи сообщени  через общую шину не происходит и сообщение запоминаетс  со входа 9 в регистр 25 и передаетс  (при необходимости) в кольце дальше до тех пор, пока не будет прин то в регистр 27 канала 1, свз анного с адресуемым модулем 4.

С помощью элемента ИЛИ-НЕ 5 обеспечиваетс  селекторна  передача сообщений всего массива (за несколько тактов)

благодар  блокировке запросов на селекторный обмен от других каналов 1, даже имеющих более высокий приоритет. При этом параллельно обеспечиваетс  двухсто- 5 ронний обмен сообщени ми через кольцо между любыми каналами 1, в том числе и между принимающим и передающим через общую шину каналами 1.

Claims (1)

1. Формула изобретени 

   10Устройство св зи дл  вычислительной

   системы, содержащее m каналов св зи, коммутатор управл ющих сигналов, блок синхронизации, причем первый информационный выход 1-го канала св зи (где I 1 .т)

   5 соединен с первым информационным входом (1+1)-го канала св зи, первый информационный выход т-го канала св зи соединен 1 с первым информационным входом первого канала св зи, первый и второй выходы 1-го

   0 канала св зи соединен с соответственно с первым и вторым входом 1-й группы входов коммутатора управл ющих сигналов, 1-вы- ход которого соединен с первым управл ющим входом 1-го канала св зи, второй

   5 информационный вход, второй информационный выход, входы запроса на передачу и подтверждение приема, выходы признака передачи и удовлетворени  запроса которого  вл ютс  одноименными входами и

   0 выходами 1-й группы входов и выходов устройства , выход блока синхронизации соединен с входом синхронизации всех каналов св зи, информационные входы-выходы которых соединены через информационную

   5 магистраль, причем каждый канал св зи содержит блок управлени , регистр передачи, регистр приема, первый и второй мультиплексоры , первый узел сравнени , регистр адреса, первый и второй выходы и первый

   0 управл ющий вход канала св зи соединены соответственно с первым и вторым выходами и первым входом блока управлени , входы запроса на передачи и подтверждени  приема, выходы признака передачи и удов5 летворени  запроса которого соединены соответственно с одноименными входами и выходами канала св зи, первый информационный вход которого соединен с первым информационным входом первого мульти0 плексора, старшие разр ды первого информационного входа соединены с первым информационным входом второго мультиплексора , выход которого соединен с информационным входом приемного реги5 стра, вход режима которого соединен с третьим выходом блока управлени , выход приемного регистра соединен с вторым информационным выходом канала св зи, первый информационный выход которого соединен с выходом передающего регист ра,

   информационный вход которого соединен с выходом первого мультиплексора, первый и второй управл ющие входы которого соединены соответственно с четвертым и п тым выходом блока управлени , шестой управ- л ющий выход которого соединен с управл ющим входом второго мультиплексора, второй информационный выход которого соединен с информационным входом-выходом канала св зи, второй информационный вход которого соединен с вторым информационным входом первого мультиплексора, второй, третий и четвертый входы блока управлени  соединены соответственно с первым , вторым и третьим выходами и первого узла сравнени , первый вход которого соединен с выходом регистра адреса и разр дами адреса второго информационного входа канала св зи, разр ды адреса назначени  и разр д идентификации сообщени  первого информационного входа канала св зи соединены соответственно с разр дами второго информационного входа первого узла сравнени , вход синхронизации блока управлени  соединен с входами син- хронизации регистра передачи и регистра приема и входами синхронизации канала св зи, отличающеес  тем, что, с целью расширени  класса решаемых задач за счет обеспечени  возможности селекторного об-

   мена между каналами св зи, в устройство введен элемент ИЛИ-НЕ, причем третий выход 1-го канала св зи соединен с 1-м входом элемента ИЛИ-НЕ, выход которого соединен с вторым управл ющим входом всех каналов св зи, управл ющие входы-выходы которых соединены через управл ющую магистраль устройства, а в каждый канал св зи введены второй узел сравнени  и третий мультиплексор, причем п тый вход блока управлени  соединен с выходом второго узла сравнени , первый вход которого соединен с выходом регистра адреса и разр дами адреса второю информационного входа канала св зи, второй вход второго узла сравнени  соединен с разр дами адреса назначени  информационного входа-выхода канала св зи, первый информационный вход третьего мультиплексора соединен с первым информационным входом канала св зи, второй вход которого соединен с вторым информационным входом третьего мультиплексора, выход которого соединен с информационным входом-выходом канала св зи, первый и второй управл ющие входы третьего мультиплексора соединены соответственно с седьмым и восьмым выходами блока управлени , шестой выход которого соединен с вторым управл ющим входом канала св зи.

   31