SU1121667A1 - Устройство сопр жени - Google Patents

Description

третьего элемента if, второй вход которого, второй вход второго элемента И и первые входы четвертого и п того элементов И соединены со стробирующим входом блока, выход . второго элемента ИЛИ соединен с вто рым входом четвертого элемента И, выход первого элемента И и сбросовы вход блока соединены соответственно с первым и вторым входами второго триггера, первый и второй выходы которого соединены соответственно с вторым входом п того элемента И и с третьим входом третьего элемента И, выход которого, пр мой и инверсный выходы первого триггера соединены соответственно с четвертым, п тым и шестым выходами блока, вы ходы п того и четвертого элементов И соединены соответственно с третьи входом второго элемента ИЛИ и с третьим выходом блока. 3. Устройство ПОП.1, отлич ю щ е е с   тем, что блок адресации содер  ит четыре триггера, п ть элементов И и элемент ИЛИ, причем первый - четвертьш установочные вхо ды блока соединены с первыми входам соответстэенно первого - четвертого триггеровj второй вход первого триг гера соединен с первым сбросовым входом блока, первый стробирующий вход блока соединен с первыми входами элементов И, первьй выход первого триггера и второй стробирующий вход блока соединены соответственно с вторым и третьим входами первого элемента И, выход которого соедине 7 с вторым выходом блока и с первьм входом элемента ИЛИ, второй выход первого триггера соединен с вторьм входом второго элемента И, выход которого соединен с вторым входом элемента ИЛИ, выход элемента ИЛИ соединен с первым выходом блока, третий стробирующий вход блока соеди- , нен с вторыми входами третьего - п того элементов И, выходы которых соединены соответственно с третьим - п тым выходами блока, второй сбросовый вход блока соединен с вторыми входами второго - четвертого триггеров, выходы которых соединены соответственно с третьими входами третьего - п того элементов И. 4. Устройство ПО.П.1, отличающеес  тем, что блок контрол  содержит три элемента И, элемент ИЛИ, триггер, усилитель, элемент индикации , элемент коммутации и резистор, причем первый вход блока соединен с первыми входами первого и второго элементов И, второй вход блока соединен с вторым входом второго элемента И и с первым входом третьего элемента И, третий вход блока соединен с вторыми входами первого и третьего элементов И, вькоды элементов И через элемент ИЛИ соединены с первым входом триггера, выход которого через усилитель соединен с элементом индикации, второй вход триггера через параллельно соединенные элемент коммутации и резистор подключен к двум шинам с различными уровн ми потенциалов соответственно,

Изобретение относитс  к вычислительной технике, в частности к устройствам дл  сопр жени  наладочньпс запоминающих устройств с вычислительными машинами.

Известно устройство дл  сопр жени  вычислительных машин, содержащее блок приема информации, выход которого соединен через буферный регистр с первым входом блока передачи данных , второй вход которого подключен к выходу регистра адреса и входу блока сравнени  адреса, а выход к блоку приема информации, при этом выход блока приема адреса соединен с блоком сравнени  адреса, а выход ,блока приема команд через дешифратор подключен к регистру команд, блр1с динамической пам ти, соединенньй с блоком сравнени  адреса, регистром команд, блоком приема информации , блоком сравнени  адреса, регистром команд и блоком передачи данных lj .

Недостатком известного устройства  вл етс  то, что отработка временных диаграмм работы каждой машиной произйодитс  в независимых циклах последовательно по специальным сигналам запросов и ответов, что невозможно при сопр жении вычислительной ;машины с наладочным запоминающим устройством.

Наиболее близким к предлагаемому по технической сущности  вл етс  устройство дл  сопр жени  наладочного запоминающего устройства с вычислительной машиной, содержащее буферный регистр, блок передачи данных , блок динамической пам ти, блок передачи адреса, блок сравнени  адре са, блок приема адреса, блок регистров адреса, блок формировани  синхро импульсов, коммутатор синхроимпульсов , блок формировани  адреса мас .сива и блок передачи адреса, первый вход буферного регистра  вл етс  первым входом устройства, выход блока передачи данных - первым входом устройства, входы блока передачи данных соединены с выходом буферного регистра и первым выходом блока дина мической пам ти, первый вход и второй выход которого подключены соответственно к вторым входу и выходу устройства, третий выход блока динамической пам ти подключен к управл ющему входу блока передачи адреса , информационные вход и выход которого соединены соответственн-о с соответствующими третьим входом и выходом устройства, четвертый выход и .второй вход блока динамической пам ти соединены соответственно с первым входом и-выходом блока сравнени  адреса, второй вход которого через блок приема адреса со.сдинен с четвертым входом устройства, а третий - с выходом блока регистров адреса, блок формировани  синхроимпульсов состоит из формировател  импульса и Группы элементов задержки а блок формировани  адреса массива из шифратора и группы элементов И, выходы элементов задержки через формирователь импульса подключены к п тому входу устройства и через коммутатор синхроимпульсов к группе входов блока динамической пам ти, п тый выход которого подключен к второму входу буферного регистра, второй вход и третийвыход блока динамической пам ти соответственно соединены с входом шифратора и первым входом группы элементов И блоки

формировани  адреса массива, вторыевходы элементов И группы соединены с соответствующими выходами шифратора , а выходы элементов И  вл ютс  четвертым выходом устройства 2..

Недостатком известного устройства  вл етс  низка  надежность.

Цель изобретени  - повышение надежности .

Поставленна  цель достигаетс  тем, что в устройство, содержащее коммутатор, первый, второй, третий входы которого  вл ютс  соответствен но первым, вторым и третьим адресными входами устройства, регистр адреса, информационный вход которого вл етс  четвертым адресным входом устройства, а выход соединен с четвертым информационным входом коммутатора , группу формирователей импульса , входы которых соединены с управл ющими входами устройства, шифратор выход которого  вл етс  первым ад-рес .ным выходом устройства, распределитель импульсов, первый и второй выходы которого соединены соответственно с выходом обращени  устройст ва и со сТробирующим входом буферного регистра, блок пам ти, причем выходы формирователей импульса группы соединены с входами игифратора и с цервым - четвертым управл ющими входами коммутатора, а информационный вход и выходы блока пам ти соединены соответственно с выходом буферного регистра и с информационными выходами устройства, вькод коммутатора соединен со вторым адресным выходом устройства, выход коммутатора соединен с вторым адресным выходом устройства, введены бдок приоритета , блок адресации и блок контрол , причем выходы формирователей-импульса группы соединены с запросными вхр дами блока приоритета, с установочными входами блока адресации и с входами блока контрол  сбросовый вход блока приоритета соединен с первым выходом блока адресации, второй - п тый выходы которого соединены с адресными входами блока пам ти , стробирующий вход блока приори тета соединен с третьим выходом распределител  импульсов, четвертый и п тьй выходы которого соединены с первым и вторым сбросовыми входами блока адресации, первый - шестой выходы блока приоритета соединены соответственно с управл ющими входа

ми регистра адреса, с п тым управл ющим входом коммутатора, с входом распределител  импульсов и с первым, вторым и третьим стробирующими входами блока адресации.

Кроме Того, блок приоритета содержит п ть элементов И, два элеменг та НЕ, два элемента ИЛИ и два тригге ра, причем выход первого элемента ИЛИ соединен с первыми входами первого триггера, первого элемента И, второго элемента ШШ и через первый элемент НЕ - с первым входом второго элемента И, выход которого соединен с вторым входом первого триггера, первый, второй и третий запросные .входы блока соединены с входом первого элемента ИЛИ, четвертый запросный вход блока соединен с.вторыми входами первого элемента И и второго элемента ИЛИ, а через второй элемент НЕ - с первым входом третьего элемента И, второй вход которого, второй вход второго элемента И и первые входы четвертого и п того элементов И соединены со стробирующи входом блока, выход второго элемента ИЛИ соединен с вторым входом четвертого элемента И, выход первого элемента И и сбросовый вход блока соединены соответственно с первым и вторым входами второго триггера, первый и второй выходы которого соединены соответственно с вторым входом п того элемента И и с третьим входом третьего элемента И, выход которого, пр мой и инверсный выходы первого триггера соединены соответственно с четверть1м, п тым и шестым выходами блока, выходы п того и четвертого элементов И соединены соответственно с третьим входом второго элемента ШШ и с третьим выходом блока.

Блок адресации.содержит четыре триггера, п ть элементов И и элемент ИЛИ, причем первьгй - четвертый установочные входы блока соединены с первьми входами соответственно первого - четвертого триггеров, второй вход первого триггера соединен с первым сбросовым входом блока , первый стробирующий вход блока соединен с первыми входами элементов И, первый выход первого триггера и второй стробирующий вход блока соединены соответственно с вторым и третьим входа ш первого элемента И, выход которого соединен с вторым выходом блока и с первым входом элемента ИЛИ, второй выход первого триггера соединен с вторым входом второго элемента И, выход которого соединен с вторым входом элемента ИЛИ, выход элемента ШШ соединен с первым выходом блока, третий стробирующий вход блока соединен с вторыми входами третьего п того элементов И, выходы которых соединены соответственно с третьим п тым выходами блока, второй сбросовый вход блока соединен с вторыми входами второго - четвертого триг5 геров, выходы которых соединены соответственно с третьими входами третьего - п того элементов И.

Блок контрол  содержит три элемента И, элемент ИЛИ, триггер, уси0 литель, элемент индикации, элемент коммутации и резистор, причем первый вход блока соединен с первыми вхо;п1ами первого и второго элементов И, .второй вход блока соединен с вторым

входом второго.элемента И и с первым входом третьего элемента И, третий вход блока соединен с вторыми входами первого и третьего элементов И, выходы элементов И через элемент ШШ соединены с первым входом триггера, выход которого через усилитель соединен с элементом индикации, второй вход триггера через параллельно соединенные элемент коммутации и резистор подключен к двум шинам с различными уровн ми потенциалов соответственно. На фиг.1 приведена схема предла1гаемого устройства; на фиг.2 - схема, блока приоритета на фиг.З - схема блока распределени  данных, на фиг.4схема блока контрол ..

Устройство содержит шифратор 1, регистр 2 адреса, коммутатор 3, группу 4 формирователей импульса, распределитель 5 импульсов, буферный регистр 6, блок 7 пам ти, блок 8 адресации , блок 9 приоритета, блок 10 контрол , адресные входы 11, 12, 13 и (4, управл ющие входы 15,16,17 и 18, информационные выходы 19,20,21 и 22, выходы 24,25 и 26 устройства, информационный бход 27 устройства.

Блок 9 приоритета (фиг.2) состоит из двух элементов ИЛИ 28 и 29,двух . элементов НЕ 30 и 31, п ти элементов

И 32 - 36 и двух триггеров 37 и 38. Блок 8 адресации (фиг.З) состоит из триггеров 39 - 42, элементов И 43 - 47 и элемента ИЛИ 48.

7

Блок 10 контрол  (фиг.4) состоит

из элементов И 49,50 и 51, выходы которых через элемент ИЛИ 52 подсоединены на первый вход триггера 53, второй вход которого через элемент 54 коммутации и резистор 55 подсорди нен к клеммам.

Выход триггера 53 через усилитель 56 подсоединен с элементу 23 индикации .

Устройство сопр жени  при отладке программ работает как в совмещенном так и в несовмещенном режиме работы . При этом устройство подсоедин етс  к шинам вычислительной машины вместо блоков ПЗУ, в которых впослед ствии должна быть прошита программа Входы 11 и 15 и выход 19 подключаютс  к первому ПЗУ вычислительной машины , входы 12 и 16 и вькод 20 - к второму, входы 13 и 17 и выход 21 к третьему, входы 14 и 18 и выход 22 - к четвертому, причем сигналы обращени  с входов 15,16 и 17 имеют приоритет вьше, чем сигнал обращени  с входа 18.

В несовмещенном цикле работы может выдаватьс  сигнал обращени  по любому входу, а в совмещенном цикле сигнал обращени  с входа 18 с низ-. КИМ приоритетом и сигнал обращени  с одного из входов 15,16 и 17 с высоким приоритетом.

Устройство сопр жени  в совмещенном цикле работает следующим обра-, зом.

С -вычислительной машины на устройство подаетс  код адреса и сигнал обращени  с. высоким приоритетом и код адреса и сигнал обращени  с низким приоритетом, например, по входам 11,.15 и 14,18.

Сигналы обращени  с входов 15 и 18 поступают на формирователи группы 4. Формирователи формируют им пульсы необходимой длительности дл  обеспечени  надежной передачи адре-. са с коммутатора 3 и шифратора 1 при малой длительнрсти сигналов обращени  и дл  исключени  неправиль-. ной работы блока 9 приоритета при сравнительно большой длительности сигнала обращени , перекрывающего цикл обращени  к наладочному запоминающему устройству.

С выхода формирователей группы 4 сигналы обращени  поступают на входы блока 9. Сигналы обращени  с входов с высоким приоритетом формиро

216678

вателей группы 4 поступают на коммутатор 3, блок 10 контрол , шифратор 1, а на блок 9 приоритета и блок .8 адресации поступают сигналы обраще , ни  и с высоким и низким приоритетом .

В.блоке адресации сигналы поступают на установочные входы триггеров 40 и 39 соответственно. При этом 10 сигнал с пр мого выхода триггера 39 открывает элемент И 43, ас инверсного - закрывает элемент И 44. Сигнал с выхода триггера 40 открывает элемент И 45.

15 В блоке 9 приоритета сигнал обращени  с высоким приоритетом поступает на элемент ИЛИ 28, а с низким на элементы. ИЛИ 29, И 32, НЕ 31.

Сигнал высокого приоритета в блоке 9 приоритета поступает через элемент ИЛИ 28 на элемент ИЛИ 29, с выхода которого через элемент И 35 поступает на распределитель 5.

В исходном состо нии элементы И 33-36 блока 9 приоритета открыты сигналом, поступающим с распределител  5.

Кроме того, в блЬке 9 приоритета сигнал с элемента ИЛИ 28 поступа ,ет через элемент НЕ 30 на вход элемента И 34 и закрывает его, в результате чего снимаетс  сигнал сброса с триггера 37, а сигналом с выхода элемента ИЛИ 28 названньй триггер 37 устанавливаетс .

Далее сигнал с выхода элемента ИЛИ 28 блока приоритета 9 поступает на элемент И 32, на другой вход кото рого поступает сигнал с низким прио ритетом, при этом на выходе элемента И 32 формируетс  управл ющий сигнал , устанавливающий триггер 38.

Одновременно сигнал низкого, приоритета поступает через элемент НЕ 31 на вход элемента И 36 и закрывает, его, в результате чего снимаетс  сигнал с его выхода, т.е. сигнал сброса с регистра 2 адреса;, выполненного, например, на RS-триггерах, и с триг гера 39 блока 8 адресации. В регистр 2 адреса вноситс  код адреса с входа 14. Сигнал с пр мого выхода триггера 37 блока 9 приоритета открывает элемент И 45 блока 8 адресации, а

С инверсного выхода закрывают эпемент И 43. Кроме того, сигнал инверсного выхода триггера 37 поступа- ет на коммутатор 3 и закрывает его,

9 . .1

тем самым выходы регистра 2 адреса отключаютс  от шины 24-.

Одновременно с формирователей группы 4 сигнал высокого приоритета поступает на коммутатор 3 и откры вает его, при этом адрес с шины 11 передаетс  в наладочное запоминафщее устройство. Этот же сигнал поступает на шифратор 1, который выдает код номера массива (код старших адресов) наладочного запоминающего устройства. В данный массив заранее внесена соответствующа  информаци  отлаживаема  программа первого блока ПЗУ. Формируемые коды номера массива имеют следующие значени , например 01 - код номера массива первого блока ПЗУ, 10 - второго блока ПЗУ, 11 - третьего и четвертого . В данном случае код номе ра массива имеет значение 01, так как поступил сигнал обращени , принадлежащий первому блоку ПЗУ.

После приема сигнала с вькода элемента И 35 блока 9 приоритета распределитель 5 вырабатывает сигнал определенной длительности.

При выработке сигнала распределител  5 закрываютс  элеме11ты И 33 36 блока 9 приоритета и остаютс  закрытыми до окончани  задержки. На выходе 26 распределител  5 также формируетс  сигнал обращени  в наладочное запоминающее устройство.

Считанна  информаци  из наладочного запоминающего устройства по входу 27 поступает на буферный регистр 6 и вноситс  в него по управл ющему сигналу, вьфабатываемому распределителем 5.

Управл ющий сигнал с распределите л  5, кроме того, поступает на элементы И 43 - 47 блока 8 адресации. Так как открыт только один элемент И 45 сигналом с пр мого выхода триггера 40 и сигналом с пр мого выхода триггера 37 блока приоритета 9, то на выходе элемента И 45 вырабатываетс  управл ющий сигнал. Этот сигнал поступает на блок 7 пам ти и разрешает прием данньк с буферного регистра 6. С блока 7 пам ти данные передаютс  по выходу 19 в ЦВМ.

Затем на выходе распределител  5 вырабатываетс  сигнал сброса, который поступает на сброс триггеров 40 41 и 42 блока 8 адресации.

По окончании сигнала на выходе распределител  5 вырабатываетс 

166710

управл ющий сигнал, кoтqpый открывает элементы И 33 - 36 блока 9 прис ритета. Так как на выходе элемента ИЛИ 28 блока 9 приоритета сигнал

J отсутствует, элемент И 34 блока 9 открыт и сигнал распределител  5 сбрасывает триггер 37. При этом управл ющий сигнал с инверсного выхода триггера 37 поступает и подготавли 0 вает (открывает по одному входу) элемент И 43 блока 8 адресации, а- управл ющий сигнсШ с пр мого выхода триггера 37 блока 9 закрывает элементы И 45, 46 и 47 блока 8 адресации. ме того, сигнал с триггера 37 поступает на коммутатор 3, при этом адрес с регистра 2 адреса поступает по шине 24 в наладочное запоминающее устройство. На входах шифратора

20 1 сигналы отсутствуют (сигналы обращени  с высоким приоритетом) , в результате чего с выхода шифратора 1 нулевой код 00 адреса массива по шине 25 передаетс  в наладочное уст25 ройство.

С выхода триггера 38 блока 9 приоритета сигнал через элементы И 33 и ИЛИ 29 и И 35 поступает на распределитель 5 изапускает его.

2 С выхода распределител  5 сигнал по шине 26 поступает в цепь сигнала обращени  наладочного запоминающего устройства. При этом сигнал разрешени , поступающий на элементы И 33 36 блока 9 приоритета снимаетс .

Считанна  информаци  из наладочного устройства поступает по входу . 27 на буферный регистр и вноситс  в него по управл ющему сигналу, выр батываемому распределителем 5.

Сигнал с выхода распределител  5 поступает также и на элементы И 43 - 47 блока 8 адресации. Так как открыт элемент И 43, на его выходе вьфабатываетс  управл ющий сигнал, который поступает на блок 7. с выхода блока 7 по выходу 22 передаютс  в вычислительную машину до начала следующего цикла машины.

Одновременно сигнал с выхода элемента И 43 блока 8 адресации поступает через элемент ИЛИ 48 на сброс триггера 38 блока 9 приоритета. Сигналы с выходов триггера 38 закрывают элемент И 33 и открывают элемент

55 И 36. По окончании сигнал с выхода распределител  5 выдает сигнал разрешени  на элементы И 33 - 36 блока 9 приоритета. Так как при этом 11 ,. трех входах элемента И 36 присутствуют сигналы, с его выхода вьодаетс  сигнал сброса на триггер 3 блока 8 адресации и регистр 2 адреса , при этом устройство устанавлива етс  в исходное состо ние. При подаче сигнала обращени  высокого приоритета по другому входу 12 или 13 устройство работает аналогично , за исключением того, что сигнал высокого приоритета устанавливает не триггер 40, а триггер 41 или 42. Управл ющие сигналы приема данных формируютс  соответственно на выходах элементов И 46 и 47 и передача данных производитс  с блок 7 пам ти, а в шифраторе 1 дл  наладочного запоминающего устройства формируютс  соответственно коды или 11 адреса массива. При ошибке в программе или неправильном размещении данных в блоках ПЗУ машина может одновременно вьщать два сигнала обращени  с высо ким приоритетом, что недопустимо. Сигналы обращени  с высоким приоритетом , например, на шинах 15 и 16 поступают через формирователи группы 4 на элементы И 49, 50 и 51 блока 10 контрол .При этом на обоих входах , элемента И 50 по вл ютс  сигналы и на выходе названного элемента И 50 формируетс  сигнал, который через элемент ИЛИ 52 поступает на установочный вход триггера 53, которьй срабатывает и через усилитель 56 зажигает элемент 23 индикации. При обработке неправильно считан ной информации машина, например Аргон-15, выходит на останов. По загоранию элемента 23 индикации суд т о наличии ошибки в программе и несанкционированном обращении. Установка в исходное состо ние блока 10 контрол  производитс  элементом 54. При нажатии элемента 54 на сбросовый вход триггера 53 по даетс  потенциал от источника питани  (не показан), J oтopый устанавли вает его в исходное состо ние. Чере резистор 55 к сбросовой цепи тригге ра 53 подсоединен другой полюс источника питани  дл  исключени  возникновени  помех в сбросовой цепи триггера 53 в процессе работы. Отличие работы устройства в несовмещенном цикле заключаетс  в еле дующем. 6712 . Пусть, например, поступил код адреса и сигнал обращени  с низким приоритетом по входам 14 и 18 соответственно . Сигнал обращени  с входа 18 через формирователь группы 4 поступает на установочный вход триггера 39 блока 8 адресации и на элементы ИЛИ 29, И 32, НЕ 31 блока 9 приоритета. Элемент И 32 блока 9 приоритета закрыт по второму входу, так как сигнал обращени  с высоким приоритетом отсутствует. Поэтому триггер 38 остаетс  в сброшенном состо нии.-Сигнал с элемента НЕ 31 поступает на элемент И 36 блока 9 приоритета и запрещает вьщачу сигнала сброса в регистр 2 адреса и триггер 39 блока 8 адресации. Сигнал поступает через элементы ИЛИ 29, И 35 на распределитель 5 и запускает его. Триггер 37 блока 9 приоритета также остаетс  в сброшенном состо нии , поэтому управл ющий сигнал с его инверсного выхода открывает коммутатор 3. Код адреса с входа 4 вноситс  в регистр 2 адреса, с выхода которого черезкоммутатор 3 по выходу 25 шифратора 1 вьщаетс  нулевой код, так как на шифратор 1 сигналы обращени  высокого приоритета не поступали. Считанна  информаци  из наладочного запоминающего устройства передаетс  аналогично через буферный регистр 6 и блок 7 пам ти, В случае поступлени  из вычислительной машины кода адреса и сигнала обраще-ни  с высоким приоритетом, например , по входам 11 и 15 соответственно , отличие работы устройства состоит в следующем. Сигнал обращени  с входа 15 через формирователи группы 4 поступает на элемент ИЛИ 28 блока 9 приоритета, на установочный вход триггера 40 блока 8 адресации , шифратор 1 и коммутатор 3. Адрес с входа 11 передаетс  через коммутатор 3 на выход 24 через элемент ИЛИ 28 блока 9 приоритета. Сигнал устанавливает триггер 37, которьй открывает элементы И 45, 46 и 47 блока 8 адресации И закрывает коммутатор 3, тем самым отключа  выходы регистра 2 от выхода 24. С выхода элемента ИЛИ 28 блока 9 приоритета сигнал поступает также через элементы ИЛИ 29 и И 35 на распределитель 5,который вырабатывает соответствующие управл ющие сигналы.

13112166714

Предлагаемое устройство позвол ет машины в пор дке приоритетности передавать два обращени  в наладоч- обращений и передавать данные по со-I

Ное устройство за один цикл работы

ответствующим каналам в машину.

Claims (4)

1. УСТРОЙСТВО СОПРЯЖЕНИЯ, содержащее коммутатор, первый, второй, третий входы которого являются соответственно первым, вторым и третьим адресными входами устройства, регистр адреса, информационный вход которого является четвертым адресным входом устройства, а выход соединен с четвертым информационным входом коммутатора, группу формирователей импульса, входы которых соединены с управляющими входами устройства, шифратор, выход которого является первым адресным выходом устройства, распределитель импульсов первый и второй выходы которого соединены соответственно с выходом обращения устройства и со стробирующим входом буферного регистра, блок памяти, причем выходы формирователей импульса группы соединены с входами шифратора и с первым - четвертым управляющими входами коммутатора, а информационный вход и выходы блока памяти соединены соответственно с выходом буферного регистра и с информационными выходами устройства, выход коммутатора соединен с вторым адресным выходом устройства, от л и ч ающе е с я тем, что, с целью · повышения надежности, оно содержит · блок приоритета, блок адресации и блок контроля, причем выходы формирователей импульса группы соединены с запросными входами блока приоритета, с установочными входами блока адресации и с входами блока контроля, сбросовый вход блока приоритета. соединен с первым выходом блока адресации, второй - пятый выходы которого соединены с адресными входами блока памяти, стробирующий вход блока приоритета соединен с третьим выходом распределителя импульсов, четвертый и пятый выходы которого соединены с первым и вторым сбросовы ми входами блока адресации, первый шестой выходы блока приоритета соединены соответственно с управляющими входами регистра адреса, с пятым управляющим входом коммутатора, с входом распределителя импульсов и с первым, вторым и третьим стробирующими входами блока адресации.

2. Устройство по п.1, отличающееся тем, что блок приоритета содержит пять элементов И, два элемента НЕ, два элемента ИЛИ и два триггера, причем выход первого элемента ИЛИ соединен с первыми входами первого триггера, первого элемента И, второго элемента ИЛИ и через первый элемент НЕ - с первым входом второго элемента И, выход которого соединен с вторым входом первого триггера, первый, второй и третий запросные входы блока соединены с входом первого элемента ИЛИ, четвертый запросный вход блока соединен с вторыми входами первого элемента И и второго элемента ИЛИ, а через второй элемент НЕ - с первым входом

SU „„1121667 третьего элемента Jj, второй вход которого, второй вход второго эле мента И и первые входы четвертого и пятого элементов И соединены со стробирующим входом блока, выход второго элемента ИЛИ соединен с вторым входом четвертого элемента И, выход первого элемента И и сбросовый вход блока соединены соответственно с первым и вторым входами второго триггера, первый и второй выходы которого соединены соответственно с вторым входом пятого элемента И и с третьим входом третьего элемента И, выход которого, прямой и инверсный выходы первого триггера соединены соответственно с четвертым, пятым и шестым выходами блока, выходы пятого и четвертого элементов И соединены соответственно с третьим входом второго элемента ИЛИ и с третьим выходом блока.

3. Устройство по п.1, о т л и ч а ю щ е е с я тем, что блок адресации содержит четыре триггера, пятб элементов И и элемент ИЛИ, причем первый - четвертый установочные входы блока соединены с первыми входами соответственно первого — четвертого триггеров¹; второй вход первого триггера соединен с первым сбросовым входом блока, первый стробирующий вход блока соединен с первыми входами элементов И, первый выход первого триггера и второй стробирующий вход блока соединены соответственно с вторым и третьим входами первого элемента И, выход которого соединен с вторым выходом блока и с первьм входом элемента ИЛИ, второй выход первого триггера соединен с вторым входом второго элемента И, выход которого соединен с вторьм входом элемента ИЛИ, выход элемента ИЛИ соединен с первым выходом блока, третий стробирующий вход блока соеди- , нен с вторыми входами третьего - пятого элементов И, выходы которых соединены соответственно с третьим - пятым выходами блока, второй сбросовый ί вход блока соединен с вторыми входами второго - четвертого триггеров, выходы которых соединены соответствен но с третьими входами третьего - пято го элементов И.

4. Устройство по.п.1, отличающееся тем, что блок контроля содержит три элемента И, элемент ИЛИ, триггер, усилитель, элемент индикации, элемент коммутации и резистор, причем первый вход блока соединен с первыми входами первого и второго элементов И, второй вход блока соединен с вторым входом второго элемента И и с первым входом третьего элемента И, третий вход блока соединен с вторыми входами первого и третьего элементов И, выходы элементов И через элемент ИЛИ соединены с первым входом триггера, выход которого через усилитель соединен с' элементом индикации, второй вход триггера через параллельно соединенные элемент коммутации и резистор подключен к двум шинам с различными уровнями потенциалов соответственно,