SU1444795A1 - Устройство дл подключени абонентов к магистрали ЭВМ - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и позвол ет производить программное присвоение перифе рийным устройствам абонентов логических адресов. Целью изобретени   вл етс  расширение класса решаемых задач устройства за счет обеспечени  возможности оперативного программного присвоени  логических адресов. Цель достигаетс  тем, что в устройство, содержащее группу блоков присвоени  адреса, каждое из которых включает регистр, триггер, три элемента И и элемент ИЛИ, введен блок управлени  адресацией, состо щий из селектора адреса, элемента И и элемента задержки , а в казвдый блок присвоени  адреса введены формирователь стробов, два элемента И и усилитель. 7 ил.

Description

4

4

со ел

Изобретение относитс  к области вычислительной техники и может быть использовано в вычислительных системах дл  прогрпммного присвоени  абонентам (периферийным устройствам) логических адресов.

Целью изобретени   вл етс  расширение класса решаемых задач устройства за счет обеспечени  возможности оперативного программного присвоени  адресов.

На фиг. 1-3- приведена блок-схема устройства; на фиг, 4 - временна  диаграмма его работы; на фиг. 5 - пример конкретной реализации элемента задержки; на фиг, 6 - пример конкретной реализации формировател  стробов; на фиг, 7 - пример конкретной реализации регистра, ( .

Процессор 1 подключен к устройству (фиг, 1-3), включающему блок 2 управлени  адресацией, чедзез магистраль ЭВМ, состо щую из информационно-управл ющей шинь5 (подшины) 3 и цепочечной подшины 4. Блок 2 формирует сиг™ нал блокировки по линии 5. Периферийные устройства 6 абонентов, блоки 7 присвоени  адреса устройства и селекторы 8 адреса абонентов св заны с процессором 1 через подшину 3 магист рали,

,, Блок 2 управлени  адресацией содержит селектор 9 адреса, подключенный к элементу 10 задержки и трансл тору 11, Каждьм блок 8 присвоени  адреса состоит из элементов И (трансл торов ) 12-15, элементов ИЛИ 16 н 17, формировател  18 стробов, регистра 19, триггера 20 и усилител  (буферного элемента) 21,

На фиг, 4 показаны эпюры - кривые изменени  сигналов на линии 22 напаль

ной установки подигины 3, лини х 23 адреса данных подшины 3, линии,24 сигнала СНА подшины 3, линии 25 сигнала Ввод подшины 3, линии 26 сигнала Вывод подшины 3, линии 27 выхода строба записи формировател  18-1, линии 28 сигнала СИП подшины 3 линии 29 выхода триггера 20-1, лингш 30 входа трансл тора 15-1, линии 31 входа трансл тора 15-2, линии 32 выхода строба записи формировател  18-2, линии 33 выхода селектора 9, линии 34 выхода триггера 20-2,

Элемент задержки 10, пример возможной реализации которого приведен

0

5

0

5

0

5

0

5

0

5

на фиг,5, содержит элемент НЕ 55, выход которого подключен через разр дный диод 36, токоограничительный резистор 37 и накопительный конд€ нса- тор 38 к элементу И-НЕ 39, соединенному с магистральным передатчиком 40.

Формирователь 18 стробов (фиг.6) содержит элемент 41, соединенный с токоограничительным резистором 42, разр дньм диодом 43, накопитель- HbiM конденсатором 44, элементом И-НЕ 45, подключенным к элементу И-НЕ 46 и элементу И 47, соединенному с элементом ИЛИ 48, Регистр 19 (фиг,.7) содержат собственно регистр 49 и подключенный к нему узел 50 магистральных приемопередатчиков.

Устройство работает следующим образом.

После включени  питани  или пуска процессора 1 с помощью команд Пуск (код 12) или Шаг (код 16) на линию 22 начальной установки подшины 3 выдаетс  импульс, инициирующий начальную установку устройства (здесь и далее приведены коды команд ЭВМ Электроника--60, Электроника 100/1бИ и т.п.). По этому сигналу триггеры 20 устанавливаютс  в единичное состо ние (фиг, 2) и низким уровнем с инверсного выхода запрещгшт работу соответствующих трансл торов 15.

Присвоение периферийным устройствам адресов производитс  последовательно , сначала первому (определ етс  пор дком подключени  к подшине 4), затем второму и т.д. до последнего периферийного устройства 6. При этом процессор 1 всегда обращаетс  к адресу , определ емому селектором 9,. Информационна  часть посылки здесь содержит адрес периферийного устройства б, который записываетс  в соответствующий регистр 19, а пор дковьш номер периферийного устройства 6 определ етс  внутренними схемами блоков 7. По окончании каждого обращени  к селектору 9 происходит запрещение выработки строба записи в регистр 19 и разрешаетс  работа формировател  18 следующего блока 7. Повторное разрешение работы заблокированных формирователей 18 осуществл етс  только по сигналу на линии 22 начальной установки . При необходимости изменени  адресов периферийньк устройств 6 в. процессе работы без nepesanycKci процессора 1 необходимо выполнить ко314

манду, имующую код 5. При этом выдаетс  сигнал начальной установки и блоки 7 подготавливаютс  к началу нового цикла адресации периферийных устройств 6.

После подготовки блоков 7 процес- сор 1 обращаетс  к селектору 9, который по сигналу СИЛ (синхронизации адреса) (крива  24 фиг.4) вьщает низкий уровень, блокирующий трансл тор 11 и поступающий на линию 5, и с задержкой , определ емой элементом 10, на линию 4-2. Таким образом, сначала (по сигналу линии 5) блокируютс  трансл торы 12, 13, разрешаетс  работа трансл торов 14 и элементов ИЛИ 16. Здесь происходит отключение первого цепочечного сигнала разрешени  в линии 4-1 от периферийных устройств 6 и подключение его к внутренним схемам блоков 7 на линии 4-2. Сигнал с выхода блока 2 по линии 4-2 распростран етс  только до соответствующего входа блока 7-1, поскольку работа трансл тора 15-1 запрещена высоким уровнем с выхода триггера 20-1. Задержка сигнала на линии 4-2 относительно сигнала , на линии 5 необходима дл  того, чтобы успели перекоммутироватьс  трансл торы 12-14.

По совпадению низких уровней (низкий уровень дл  магистрали МПИ - действующий , т.е. соответствующий состо нию лини х 4-2 и 5 на выходе элемента ИЛИ 16-1 также по вл етс  низкий уровень, поскольку триггеры 20 установлены ранее в единичное состо ние . Далее по вл етс  низкий уровень и на выходе элемента ИЛИ 17, что приводит к запуску формировател  18-1 о В остальных блоках 7 формирователи 18 не запускаютс , так как до соответствующих блоков 7 не доходит цепочечный сигнал разрешени .Формирователь 18-1 вырабатывает строб записи или строб чтени  в зависимости от состо ни  линий 25 и 26 сигналов Ввод и Вывод (на фиг.2 показаны операции вывода, .когда формируетс  строб записи), под воздействием которых регистр 19-1 либо фиксирует информацию, поступак цую в информационном цикле на его входы, либо транслирует свое содержимое на информационные линии подгаины 3. По окончании строба записи (чтени ) формирователь 18-1 вьщает сигнал на син795

хровход триггера 20-1 и на вход буферного элемента 21, который выдает сигнал СИП на линию 28 подшины 3. Процессор 1 по сигналу СИП снимает сигналы со всех линий подцтны 3, при этом блок 2 также снимает сигналы с линий 4-2 и 5, что приводит к исчезновению выходного сигнала формирова0 тел  18-1, исчезновению сигнала СИП и обнулению триггера 20-1, поскольку по положительному фронту в него запишетс  О с входа D.

Таким образом, после сн ти  сигна5 лов, выработанных при первом обращении к селектору 9, триггер 20-1 разрешает работу трансл тора 15-1, сигнал на выходе которого тем не менее не по вл етс , поскольку нет входного

0 сигнала. Кроме того, вьрсодной сигнал триггера 20-1 (высокий уровень) блокирует по вление низкого уровн  на выходе элемента ИЛИ 17-1, блокиру  тем самым работу формировател  18-1.

5 Цикл адресации второго периферийного устройства начинаетс  с обращени  к селектору 9. При этом, как и в первый раз, вырабатываютс  сигналы на линии 4-1 и 5, но формирователь 18-1 не за0 пускаетс , поскольку он заблокирован высоким зфовнем с выхода триггера 20-1, а сигнал линии 5 проходит открытый трансл тор 15-1 и поступает на вход разрешени , блока 7-2 (на фиг.1 не показан), триггер 20-2 которого находитс  в единичном состо нии. В результате этого в блоке 7-2 происходит формирование строба записи и сигнала СИП так ж,как в предьщущем

Q цикле это происходило в блоке 7-1. Этот процесс также заканчиваетс  блокировкой формировател  18-2 и разрешением работы трансл тора 15-2, что при следующем цикле адресации вызовет

g ррабатьшание блока 7-3, принадлежащего третьему периферийному устройству 6-3.

Если количество циклов адресации превысит то, очевидно, что сигнал СИП

g не вырабатываетс ,и это будет означать , что адресованы все периферийные устройства 6. В данном случае возможна организаци  самопроверки устройства , когда количество обращений до

5

первого безответного сравнивают с эталоном.

Контрольное чтение адресов перифе- рийных устройств осуществл етс  после

их записи с предварительным исполнением процессором 1 команды с кодом 5.

При обычном функционировании системы трансл торы 14 отключены высоким уровнем на линии 5. Поэтому независимо от состо ни  триггеров 20 трансл торы 15 не работают, а трансл торы 12 и 13 этим сигналом включены , т.е. разрешающие входы и выходы всех периферийных устройств 6 подключены соответственно к линии 4-1, что обеспечивает функционирование системы в нормальном режиме. В блоке 2 трансл тор 11 также включен, поскольку обращение к селектору 9 производитс  только в режиме адресации.

. Элемент 10 задержки работает следующим образом (фиг.3). Низкий уровень входного сигнала инвертируетс  элементом НЕ 35, поступает на вход элемента И-НЕ 39 через интегрирующую цепочку резистор 37 - конденсатор 38 Что приводит к задержке по влени  низкого уровн  на выходе элемента И-НЕ 39 по отношению к входному сигналу .

Формирователь стробов работает следующим образом (фиг.6). По совпадении низких уровней с линии 26 и с выхода элемента ИЛИ 17, поступающих на входы элемента 41, на выходе последнего по вл етс  высокий уровень , который с задержкой, определ емой параметрами интегрирующей цепочки резистор 42 - конденсатор 44, приводит к по влению низкого уровн  на выходе И-НЕ 46. Строб записи формируетс  элементом И-НЕ 45. В исходном состо нии с выхода элемента ИЛИ-НЕ 41 поступает низкий уровень, а с выхода элемента И-НЕ 46 - высокий . По по влению высокого уровн  на выходе элемента И1Ш-НЕ 41 срабатывает элемент И-НЕ 45, вьщава  низкий уро- вень до тех пор,пока не по витс  . низкий уровень на выходе элемента И-НЕ 46.

Таким образом,длительность строба записи определ етс  параметрами интегрирующей депочки. Диод 43 предназначен дл  быстрого установлени  формировател  18 в исходное состо ние. Сигнал с выхода элемента И-НЕ 46 поступает также через элемент И 47 на выход формировател  18.

Таким образом, выработка сигнала СИП на выходе элемента И 47 происходит после окончани  строба записи.

5

о д

е

5

Строб чтени  вырабатываетс  элементом ИЛИ 48 по совпадению низких уровней на его входах.

Claims (1)

1. Формула изобретени 

   Устройство дл  подключени  абоненто -. к магистрали ЭВМ, содержащее и блоков присвоени  адреса, первые выходы которых  вл ютс  выходами устройства д,п  подключени  к адресным входам соответствующих абонентов, причем второй выход i-ro (, п-1) блока присвоени  адреса соединен с входом разрешени  (i+1)-ro блока пр исвоени  адреса, а каждый блок присвоени  адреса содержит регистр, выходом соединенньй с первым выходом блока присвоени  адреса , триггер, элемент ИЛИ и три элемента И, отличающеес  тем, что, с целью расширени  класса рещаемых задач за счет обеспечени  оперативного программного присвоени  адресов, в устройство ввден блок управлени  адресацией, состо щий из се- лект9ра адреса, элемента задержки и элемента И, а в каждый блок присвоени  адреса введены формирователь стробов, четвертьш и п тый элементы И и усилитель, причем вход селектора адреса и первый вход элемента И блока управлени  адресацией  вл ютс  входами устройства дл  подключени  к соответствующим шинам магистрали ЭВМ, вход разрешени  первого блока присвоени  адреса соединен с выходом элемента И блока управлени  адресагсией, вторым входом соединенного с выходом селектора адреса и входом элемента задержки блока управлени  адресацией и входами блокировки блоков присвоени  адреса, информационные входы-выходы KOTOpbiic  вл ютс  входом-выходом устройства дл  подключени  к информационно-управл ющим щинам магистрали ЭВМ, а третьи выходы и входы трансл ции блоков присвоени  адреса  вл ютс  соответствующими выходами и входами ус-- тройства дл  подключени  к входу разре-. шени  н выходу разрешени  соответствующих абонентов, причем в каждом блоке присвоени  адреса информационный вход- выход регистра, установочный вход триг- гер.а,первьй и второй информационные входы формировател  стробов и выход усилител  образуют информационны) вход- выход блока присвоени  адреса,первые входы первого и второго элементов и«

   элемента ИЛИ, инверсный вход третьего элемента И соединены с входом блоки- зовки блока присвоени  адреса, выход триггера соединен с первыми входами четвертого и п того элементов И, вто- ,рыми входами подключенных соответственно к выходу третьего элемента И и входу разрешени  блока присвоени  адреса, информационный вход триггера подключен к шине нулевого потенциала, а синхровход - к входу усилител  и первому выходу формировател  стробов, второй и третий выходы которого сое

   выходг- f элемента ИЛИ, вторым входом соединеного с выходом п того элемента И, вторые входы первого и п того элементов И подключены к входу раэре- шени  блока присвоени  адреса, второй вход второго элемента И и выход первого элемента И соединены соответственно с входом трансл ции и третьим выходом блока присвоени  адреса, выходы второго и четвертого элементов И соединены с вторым выходом блока присвоени  адреса, выход элемента задержки подключен к входу разреше

   динены соответственно с входами запи- 15 и  первого блока присвоени  адреса, си и чтени  регистра, а вход пуска п -®п

   зЫ

   J

   Т...

   а

   2

   cpasj

   /

   1444795 J

   ОС

   i

   f

   V V

   2

   //i

   t-С

   5

   с

   f7

   /7/

   /ЙГ-/

   7

   Q

   ...ГЗ.

   r

   5-/

   8-n

   y

   7

   W

   /J-f

   fS 1

   23

   b-f

   CH

   Ж 7-/

   s-i

   4

   /г2

   Л

   (fJus. 5

   26

   L

   ;

   27Vdn.

   Jn tm

   ifB

   -i

   7

   Вь{)(.

   -

   f Цт.

   фцг.В

   L Л

   /