SU1262574A2 - Запоминающее устройство с контролем информации при записи - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении запоминающих устройств. Целью изобретени   вл етс  повышение быстродействи  и надежности устройства. Запоминающее устройство содержит накопитель, блок местного управлени , блок контрол , регистр числа, распределитель импульсов , формирователь сигналов записи , элемент И и регистр адреса, дешифратор адреса, одновибрАтЪр, . формирователь выходнбйс сигназГов и с S5 триггер. Повышение быстродействи  . (/) и надежности устройства обеспечиваетс  за счет селекции информации при передаче и исключени  останова при сбо х. 1 ил.

Description

ю

О5

to ел

s|

4i

14) Изобретение относитс  к вычислительной технике и может быть исполь зовано при построении запоминающих устройств. Целью изобретени   вл етс  повышение быстродействи  и надежности устройства. На чертеже представлена схема sanoNAmarauiero устройства с контроле информации при записи. Запоминающее устройство содержит накопитель 1, блок 2 местного управ лени , блок 3 контрол , регистр 4 числа, распределитель 5 импульсов, формирователь 6 сигналов записи, элемент И 7, регистр 8 адреса, деши ратор 9 адреса, входы 10 и 11, упра л ющий выход 12 (результата .сравнени ), информационные выходы 13, одновибратор 14, формирователь 15 вьтходных сигналов и триггер 16. Устройство работает следуюшдм образом. Установка в исходное состо ние при подаче питани  производитс  выходным сигналом элемента И распре делител  5, устанавливающего в Процессе зар да КС-цепи начальное состо ние на счетчике и дешифраторе распределител  5 и регистра 8 адреса . Управл ющие импульсы с входа 10 через блок 2 местного управлени  поступают на вход распределител  5, работающего в режиме повтор ющихс  циклов-. В течение каждого цикла распределитель 5 формирует сигнал переключени  адреса и последователь ность команд анализа поступившей инфорации. В начале цикла формируетс  сигна переключени  а;дреса, поступающий ка импульс отсчета на вход регистра 8 адреса, младшие разр ды с выхода которого поступают на адресные вход накопител  1, а старшие - на вход дешифратора 9, формирующего сигналы обра щени  к конкретному блоку пам т накопител  1. Во втором такте цикла производит с  запись входной информации в регистр 4 числа и ее трансл ци  на ин формационные входы накопител  1 и входы блока 3 контрол . При этом На выходе накопител  1 присутствует информаци , ранее записанна  по адресу, поступившему из регистра 8. Сравнение вновь поступившей (входной ) информации и предыдущей (выход4 . 2 ной) информации накопител  1 производитс  в блоке 3 контрол  в течение этого же второго цикла. Третьим тактом цикла разрешаетс  трансл 1и1  результата сравнени  через элемент И 7 на вход одновибратора 14 и далее через формирователь 15 выходных сигналов на выход 12 устройства . Если входна , информаци  не совпадает с выходной, сигнал с выхода блока 3 контрол , транслируемый элементом И 7, запускает одновибратор 14, сигнал с выхода которого разрешает трансл цию информации с выходов регистра 4 числа на вьпсоды 13 устройства . Таким образом, осуществл етс  передача не всей информации, записанной в накопителе 1, а только ее изменение . Результат сравнени  (сигнал о несовпадении информации) поступает на инверсный вход блока 2 местного управлени , запреща  поступлени  управл ющих импульсов в распределитель 5. Таким образом, обеспечиваетс  его остановка и прекращаетс  анализ на врем  передачи. Помимо этого сигнал о несовпадении информации поступает.на управл ющий вход триггера 16, которьй, срабатыва  формирует сигнал на вход формировател  6 сигналов записи и разрешает прием импульса соответствующей команды из распределител  5. Результат сравнени , поступающий на вход 12. устройства, может использоватьс  как сигнал контрол  или как сигнал, управл ющими работой запоминающего устройства с источником передачи и приема информации. Четвертым тактом цикла формируетс  команда записи, йоступающа  на информационньй вход формировател  6 сигналов записи, транслируема  входным элементом И на выходные элементы И формировател  6 сигналов записи. При совпадении .информации о наличии команды записи с сигналом обращени  к блоку пам ти накопител  Т, посту- . пающим с выходов дешифратора 9, на выходе одного из .оконечных элементо з И формировател  6 по вл етс  команда записи входной информации в блок накопител  1, т.е. входна  информаци , 55 отлична  от ран.ее записанной в ОЗУ по данному адресу и переданна  на j выходы 13 устройства, записываетс  в накопитель 1 и по вл етс  на его

выходах, что воспринимаетс  блоком 3 контрол  как совпадение информации. Сигнал с выхода блока 3 снимаетс .

По окончании работы одновибратора 14 запрещаетс  выдача информации на выходы 12 и 13 устройства, снимаютс  запрет с инверсного входа блока 2 местного управлени  и сигнал с управл ющего входа триггера 16,

В результате под воздействием управл ющего из-тульса формируетс  п тоШ такт цикла работы распределител  5, устанавливающий триггер 16 в исходное состо ние.

Следующий управл ющий импульс фор мирует следующий цикл работы распределител  5 с анализом сигналов, поступающих по новому адресу, сформированному как двоичное число, большее предыдущего на единицу.

В случае возникновени  сбо  по передаче информации, когда при несовпадении входной и выходной информации накопител  1 информации на вы- . кодах 13 и сигнал на выходе 12 устройства не по вл ютс , триггер 16 . остаетс  в исходном состо нии, запись изменени  информации в накопитель 1 не состо лась. Таким образом, в случае сбо  останова всего устройства не происходит, а информаци  передаетс  при повторных обращени х к данному адресу.

Если при проведенном анализе входна  и вьпсодна  информации накопител  1 совпадают, сигнал на выходе блока 3 контрол  не по вл етс , передача информации на выходы 13 устройства и запись информации в накопитель 1 не производ тс , так как на входе формировател  6 сигналов записи отсутствует разрешающий сигнал с выхода триггера 16.

После 5-го такта поступающим управл ющим импульсов открываетс  новый цикл работы, регистр 8 адреса переводитс  в новую адресную позицию , в которой устройство .работает по описанному алгоритму.

Формул а изобретени 

Запоминающее устройство с контролем информации при записи, по авт.св. № 1003151, отличающеес  тем, что, с целью повьщ1ени  быстродействи  и надежности устройства, в него введены одновибратор , формирователь выходных сигналов и триггер, причем информационные выходы формировател  выходных сигналов  вл ютс  информационными выходами устройства, управл ющий выход указанного формировател  соединен с вторым входом блока местного управлени , сннхровходом триггера и   зn етс  управл ющи - выходом устройства, информационные входы формировател  выходных сигналов подключены к выходам регистра числа, а синх|)овхсд соединен с выходом однавибратора, вход которого подключен к выходу элемента И, адресные и управл ющие входы накопител  соединены соответственно с выхода ш младших разр дов регистра адреса и выходами формировател  сигналов записи, вход разрещени  которого подключен к выходу триггера, установочные входы регистра адреса и триггера с соответствующими выходами распредели- тел  импульсов.

Claims (1)

1. Формула изобретения

   Запоминающее устройство с контролем информации при записи, по авт.св. № 1003151, отличаю щееся тем, что, с целью повыше ния быстродействия и надежности , устройства, в него введены одновибратор, формирователь выходных сигналов и триггер, причем Информационные выходы формирователя выходных сигна лов являются информационными выходами устройства, управляющий выход указанного формирователя соединен с вторым входом блока местного управления, синхровходом триггера и явля-г ется управляющим выходом устройства, информационные входы формирователя выходных сигналов подключены к выходам регистра числа, а синхфовход соединен с выходом одновибратора, вход которого подключен к выходу элемента И, адресные и управляющие входы накопителя соединены соответственно с выходами младших разрядов регистра адреса и выходами формирователя сигналов записи, вход разрешения которого подключен к выходу триггера, установочные входы регистра адреса и триггера соединены с соответствующими выходами распределителя импульсов.

   1 2625.74