SU1580383A1 - Устройство дл сопр жени источника и приемника информации - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в системах обмена данными между источниками и приемниками информации. Целью изобретени   вл етс  повышение помехозащищенности за счет обеспечени  аппаратной селекции ложных синхроимпульсов. Устройство содержит блок пам ти, регистр информации, регистр адреса, коммутатор, три триггера, два элемента задержки, два одновибратора, два элемента И - НЕ, элемент ИЛИ - НЕ, элемент И - ИЛИ, элемент НЕ. 2 ил.

Description

(21)4481375/24-24

(22)06.09.88

(46) 23.07.90. Бюл. № 27 (72) А.А.Лоскутов, Р.А.Кулиев и Г.М.Ладыгина

(53)681.325(088.8)

(56) Авторское свидетельство СССР № 1081639, кл. G 06 F 13/00, 1982.

Авторское свидетельство СССР № 1238093, кл. & 06 F 13/00, 1986.

(54)УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ИСТОЧНИКА И ПРИЕМНИКА ИНФОРМАЦИИ

(57) Изобретение относитс  к вычислительной технике и может быть использовано в системах обмена данными между источниками и приемниками информации . Целью изобретени   вл етс  повышение помехозащищенности за счет обеспечени  аппаратной селекции ложных синхроимпульсов. Устройство содержит блок пам ти, регистр информации , регистр адреса, коммутатор, три триггера, два элемента задержки, дна одновибратора, два элемента И-НЕ., элемент ИЛИ-НЕ, элемент И-ИЛИ, элемент НЕ. 2 ил.

Изобретение относитс  к вычислительной технике и может быть использовано в системах обмена данными между источниками и приемниками информации .

Цель изобретени  - повышение по-- мехозащйщенности за счет обеспечени  аппаратной селекции ложных синхроимпульсов .

На фиг,1 представлена функциональна  схема устройства; на фиг.2 - временна  диаграмма его работы.

Устройство содержит (фиг.1) блок 1 пам ти, регистр 2 информации,коммутатор 3,регистр 4 адреса, вход 5 данных, триггер 6, элемент И-ИЛИ 7, триггер 8, элемент 9 задержки, одно- вибратор 10, элемент И-НЕ 11, триггер 12, вход 13 синхроимпульсов, элемент НЕ 14, элемент 15 задержки,элемент И-НЕ 16, элемент ИЛИ-НЕ .установочный вход 18, одновибратор

I

(Л

19, выход 20 и вход 21. Причем элемент 15 задержки состоит из диода 22 и конденсатора 23.

Устройство работает следующим образом .

В исходном состо нии от источника информации с последовательным обменом по входу 13 синхронизации подаетс  сигнал нулевого уровн  (логического нул ), информаци  на входе 5 данных произвольна, триггеры 6 и 8 обнулены, а триггер 12 установлен в единицу, поскольку на нулевые входы триггеров 6 и 8 и на единичный вход триггера 12 поступает сигнал нулевого уровн  с выхода элемента И-НЕ 16.

По заднему фронту импульса обнулени  по входу 18 одновибратором 19 формируетс  короткий стробирующий импульс , который подаетс  на стробирую- щие входы параллельной записи регист-

ел

00,

о

ОЭ 00 00

ров 2 и 4. Во все разр ды этих регистров , кроме первого (младшего) разр да регистра 4, при этом записываетс  нулева  информаци , поскольку н входах разрешени  параллельной запис регистров 2 и 4 в это врем  держатс  сигналы единичного уровн , поступающие с нулевых выходов соответственно триггеров 8 и 6. На информационных входах триггера 8 наход тс  сигналы нулевого уровн , запрещающие срабатывание триггера 8 по стробирующему входу. Логическа  единица, записанна  в первый разр д регистра 4 адре- са по стробу параллельной записи, в дальнейшем,при последовательном приеме информации используетс  как маркер. Под действием сигнала единичного уровн , снимаемого с нулевог выхода триггера 8, блок 1 находитс  в режиме записи информации по адресу , поступающему через коммутатор 3 с выходов регистра 4 адреса.

Дл  записи информации в регистры

4и 2 по .входу 13 синхронизации передаетс  пачка синхроимпульсов, число которых равно разр дности адресной и информационной частей принимаемого слова, вместе вз тых (дл  примера, при 8-разр дном адресе и 16-разр дном информационном слове 24 синхроимпульса).

Под каждый синхроимпульс по входу

5информации передаетс  информаци  соответствующего разр да, котора  записываетс  последовательным кодом

в регистры 4 и 2. Подобна  система передачи информации у звима от помех по входу синхронизации, так как импульс помехи воспринимаетс  как импульс синхронизации. Устройство решает задачу помехозащищенности в таких системах обмена.

Допустим, что в период ожидани  приема по входу 13 синхронизации устройством был прин т импульс помехи (фиг.2). По переднему фронту импульса помехи триггеры 6 и 8 перейдут в единичное состо ние, запреща  па- раллельный и разреша  последовательный ввод информации в регистры адреса 4 и информации 2, а также перевод  блок 1 в режим считывани  информации по адресам, поступающим через коммутатор 3 с адресного входа 21. По заднему фронту импульса помехи информаци , котора  была в этот момент на входе 5 (логический

ноль на временной диаграмме), будет прин та в первый разр д регистра 4 адреса, а маркер из первого разр да переместитс  во второй разр д этого регистра.

По окончании импульса помехи выход элемента И-НЕ 16 не сможет прин ть состо ние логического нул  до тех пор, пока конденсатор 23 входным вытекающим током не будет зар жен до напр жени , соответствующего уровню срабатывани  элемента И-НЕ .Дальнейша  работа устройства будет зависеть от того, через какой интервал времени придет следующий импульс по входу 13 синхронизации. Если этот интервал времени превысит врем  зар да конденсатора 23 до напр жени , соответствующего уровню срабатывани  элемента И-НЕ 16, что практически всегда выполн етс  при приеме импульсов помех, то устройство будет возвращено в исходное состо ние нулевым уровнем сигнала с выхода элемента И-НЕ 16 и стробирующим импульсом с выхода одновибратора 19, формируемым по заднему фронту сигнала с выхода элемента ИЛИ-НЕ 17 (первый одиночный импульс помехи на временной диаграмме). Если же интервал времени между импульсами не превысит врем  зар да конденсатора 23 до напр жени , соответствующего уровню срабатывани элемента И-НЕ 16,то будет прин та информаци , по следующему импульсу помехи, поступившему по входу 13 (второй и третий импульсы помехи, следующие один за другим на временной диаграмме), а конденсатор 23 за врем  действи  импульса разр дитс  до нулевого уровн  через диод 22 и выход элемента НЕ 14, По заднему фронту 3-го импульса помехи маркер перепишетс  в третий разр д регистра 4 адреса. По окончании третьего импульса помехи конденсатор 23 будет зар жатьс , сработает элемент И-НЕ 16 и устройство вновь возвратитс  в исходное положение.

Таким образом, регулиру  выбором величины емкости конденсатора 23 врем  задержки заднего фронта импульса синхронизации, можно обеспечить как уверенный прием информации, стробиру- емой регул рно следующими импульсами синхронизации, так и надежную очистку регистров 4 и 2 от ложной инфорнации , стробируемой случайными импульсами помех.

Прием информации происходит следующим образом.

По переднему фронту первого импульса синхронизации, поступившего по входу 13,триггеры 6 и 8-устанавливаютс  в единичное состо ние, разреша  нулевым уровнем сигнала вторым разрешающим входам регистров 2 и 4 последовательный прием информации, а также перевод  блок 1 в режим считывани  информации.

По заднему фронту синхроимпульсов входна  информаци  будет последовательным кодом записыватьс  в регистр 4 адреса, а маркер перемещатьс  в сторону старших разр дов (при приеме старшими разр дами вперед). По 8-му импульсу синхронизации через элемент И-ИЛИ 7 маркер запишетс  в дев тый разр д регистров (первый разр д регистра 2 информации), что приведет к сбросу по стробиругощему входу триггеров 6 и 12, и, следовательно , к запрету сигналом единичного уровн  по второму разрешающему входу последовательного приема информации в регистр 4 адреса. Этим же сигналом единичного уровн  с нулевого выхода триггера 6 будет разрешён через элемент. И-ИЛИ 7 прием информации по входу 5 непосредственно в регистр 2 информации.

По заднему фронту 23-го синхроимпульса маркер, т.е. сигнал единичного уровн , поступит на первый ин- формационный вход триггера 8, подготавлива  услови  дл  сброса этого триггера по заднему фронту 24-го синхроимпульса . Срабатывание триггера 8 приведет к-запрету последовательного приема информации в регистр 2, обеспечит через коммутатор 3 подключение выходов регистра 4 адреса к адресным входам блока 1, переведет блок 1 в режим записи информации,при этом с задержкой, обусловленной элементом 9 задержки, по переднему фронту сигнала с выхода этого элемента одновибратором 10 будет сформирован стробирующий импульс дл  записи информации в блок 1, по заднему фронту которого содержимое регистра 2 информации будет записано в соответствующую прин тому адресу  чейку блока 1.

Так как интервал времени между пачками синхроимпульсов больше ин0

5

0

5

0

5

0

S

0

тервала времени между синхроимпульсами в пачке, то по окончании пачки синхроимпульсов конденсатор 23 зар дитс  до напр жени , соответствующего уровню срабатывани  элемента И-НЕ 16, при срабатывании которого примут исходное состо ние триггеры 6 и 8, а одновибратором 19 будет сформирован стробирующий импульс записи исходного состо ни  в регистры адреса 4 и информации 2.

Следует отметить, что задержка сигнала элементом 9 задержки должна быть меньше задержки срабатывани  элемента И-НЕ 16 по .заднему фронту импульса синхронизации, что необходимо дл  того, чтобы успеть записать информацию из регистра 2 в блок 1 до , установки регистра 2 в исходное состо ние . С момента установки исходного состо ни  устройство готово к приему следующего слова.

Таким образом, устройство по отношению к известному обладает повышенной надежностью за счет улучшени  помехозащищенности канала последовательной передачи, а использование маркера позвол ет отказатьс  от счетчика синхроимпульсов в схеме формировани  адреса блока 1

Claims (1)

1. Формула изобретени 

   Устройство дл  сопр жени  источника и приемника информации, содержащее блок пам ти, регистр информации, регистр адреса, коммутатор, два од- новибратора, два элемента задержку элемент ИЛИ-НЕ,элемент НЕ,элемент И-ИЛИ,причем перва  группа информационных входов коммутатора и /группа информационных выходов блока пам ти образуют группу входов и выходов устройства дл  подключени  соответственно к группе адресных выходов и к группе информационных входов приемника информации, при этом группа информационных выходов регистра адреса соединена с второй группой информационных входов коммутатора, группа информационных выходов Которого соединена с группой адресных входов блока пам ти, группа информационных входов которого соединена с группой информационных выходов регистра информации, отличающеес  тем, что, с целью повышени  помехозащищенности за счет обеспечени  аппаратной селекции ложных синхроимпульсов, в устройство введены три триггера и два элемента И-НЕ причем первый разрешающий вход регистра адреса соединен с первым входом элемента И-ИЛИ и  вл етс  входом устройства дл  подключени ,к информационному выходу источника информации, вход элемента НЕ соединен с первыми синхровходами регистра информации, регистра адреса, с синхровходом первого триггера, с первым входом первого элемента И-НЕ и  вл етс  входом устройства дл  подключени  к синхро- выходу источника информации, первый вход элемента ИЛИ-НЕ  вл етс  входом устройства дл  подключени  к установочному выходу источника информации , при этом выход элемента НЕ соединен с первым входом второго элемента И-НЕ и с входом первого элемента задержки, выход которого соединен с вторым входом второго элемента И-НЕ, выход которого соединен с нулевыми входами первого, второго триггеров , с единичным входом третьего , триггера и с вторым входом элемента ИЛИ-НЕ, выход которого соединен с входом запуска первого одновибрато- ра, выход которого соединен с вторым синхровходом регистра адреса и с вторым синхровходом регистра информации первый разрешающий вход которого соединен с выходом элемента ИЧ1ЛИ, второй вход которого соединен с нулевым выходом второго тригТ 1

   Фиг.)

   5

   0

   5

   0

   5

   гера, с вторым разрешающим входом и с младшим разр дом группы информационных входов регистра адреса, старший разр д группы информационных выходов которого соединен с третьим входом элемента И-ИЛИ, четвертый вход которого соединен с единичным выходом второго триггера, единичный вход которого соединен с единичным входом первого триггера и с выходом первого элемента И-НЕ, второй вход которого соединен с единичным выходом третьего триггера,синхровход которого соединен с синхровходом второго триггера и с младшим разр дом группы информационных выходов регистра информации, старший разр д груп пы информационных выходов которого соединен с первым информационным вы- ходом первого триггера, нулевой выход которого соединен с вто- iрым разрешающим входом регистра информации, с , управл ющим входом коммутатора,с входом записи-чтени  блока пам ти и с входом элемейта задержки , выход которого соединен с входом запуске второго одновибратора, выход которого соединен с синхровходом блока пам ти, информационные входы второго, третьего триггеров, второй информационный вход первого триггера, информационный вход регистра информации и старшие разр ды группы информационных входов регистра адреса подключены к нулевой шине устройства.