SU589621A1 - Регистр - Google Patents
РегистрInfo
- Publication number
- SU589621A1 SU589621A1 SU742014671A SU2014671A SU589621A1 SU 589621 A1 SU589621 A1 SU 589621A1 SU 742014671 A SU742014671 A SU 742014671A SU 2014671 A SU2014671 A SU 2014671A SU 589621 A1 SU589621 A1 SU 589621A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- register
- output
- elements
- inputs
- additional
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Description
1
Изобретение относитс к области вычислительной техники и может быть использовано дл хранени информации.
Известен регистр, выполненный на элементах И-НЕ, каждый разр д которого содержит триггер с раздельными входами и элемент И-НЕ, причем выход этого элемента соединен с единичным входом триггера, а нулевые выходы всех триггеров регистра соединены с входами первого дополнительного элемента И-НЕ, выход которого соединен с входом второгодополнительного элемента И-НЕ, выход второго дополнительного элемента И-НЕ соединен с входами элементов Н-НЕ всех разр дов регистра.
Однако устройство отличаетс низкой надежностью , вследствие разброса времени переключени реальных логических элементов. Действительно , при записи информации в регистр возможно, что какой-то триггер установитс в состо ние «единица раньше, чем остальные триггеры, и через цепь обратной св зи заблокирует весь регистр. Вследствие этого часть триггеров не успеет установитьс в состо ние «единица и информаци в регистре окажетс неверной.
Целью изобретени вл етс повышение надежности устройства.
Достигаетс это тем, что выход элемента И-НЕ каждого разр да соединен с входом второго дополнительного,элемента И-НЕ.
На чертеже дана схема регистра на три разр да.
Элементы И-НЕ 1-6 попарно образуют триггеры в первом, втором итретьем разр де регистра; 7, 8 н 9--элементы И -НЕ этих разр дов, первый дополнительный элемент И-НЕ 10, второй дополнительный элемент И-НЕ 11, информационные входы 12-14, выходы 15-17; тина 18 сигнала начальной установки регистра; шина 19 тактовых импульсов .
Схема работает следующим образом. В исходном состо нии все триггеры регистра наход тс в состо нии «Нуль, тактирующий сигнал , подаваемый на шину 19, равен логическому нулю. На выходах элементов И-НЕ Г, 3, 5, 7, 8, 9 - логическа единица, следовательно , на выходе И-НЕ 10 - логический нуль, а на выходе И-НЕ 11 -логическа единица. Предположим на входы 12-14 поступила информаци UI. С приходом тактирующего сигилла , равного логической единице, на выход элеМентой И-НЕ 7-9 по вл ютс сигналы, равные логическому нулю, которые устанавливают
триггеры всех трех разр дов в состо ние «чдииица . (11елователык),-на выходах члемептов И MF. 1, 3,5 по вл етс сигнал, р вчын JIOIHчсч:к ()му нулю, а на выходе адементов И-НЕ 10 -сигнал, равный логической единице . Однако поскольку сигналы, равные лоjHiecKOMy нулю, с выходов элементов И-НЕ 7 9 поступают на входь элемента И-HI: И раныне, чем измененное значение сипгала с выхода элемента И--НЕ 10, то на выходь элемента И-НЕ .11 останетс сигнал, равный логической единице. Таким образом, элементы И -НЕ 7-9 остаютс открытыми и информаци без искажени записываетс в регистр. После окончани действи тактирующего сигнала йа выходах элементов И-НЕ 7-9 по вл етс сигнал, равный логической единице, и, следовательно, на выходе элемента И-НЕ 11сигнал , равный логическому нулю, который закрывает элементы И-НЕ 7-9. Таким образом , регистр блокируетс только после окончани действи тактирующего Сигнала, что
пГчП;печИН: 1: ИрЯВИЛЬНуК. НаПИГЬ ),и1.
Шзчвисимо 1И (joa Г1г)(..( ни реальных логических эломгиюв.
Claims (1)
- Формула изобретениРегистр, содержащий в каждом разр де триггер с раздельными входами и элемент И-НЕ, выход которого соединен с единичным входом триггера, нулевые выходы триггеров соединены с входами первого дополнительного элемента И-НЕ, выход которого соединен с входок. второго дополнительного элемента И-НЕ, выход второго дополнительного элемента И-НЕ соединен с входами элементов И-НЕ всех разр дов регистра, отличающийс тем, что, с целью повышени надежности работы регистра, в нем выход элемента И- IE каждого разр да соединен с входом второго дополнительного элемента И-НЕ.Г)160/76W6/
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU742014671A SU589621A1 (ru) | 1974-04-05 | 1974-04-05 | Регистр |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU742014671A SU589621A1 (ru) | 1974-04-05 | 1974-04-05 | Регистр |
Publications (1)
Publication Number | Publication Date |
---|---|
SU589621A1 true SU589621A1 (ru) | 1978-01-25 |
Family
ID=20581532
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU742014671A SU589621A1 (ru) | 1974-04-05 | 1974-04-05 | Регистр |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU589621A1 (ru) |
-
1974
- 1974-04-05 SU SU742014671A patent/SU589621A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU589621A1 (ru) | Регистр | |
SU832598A1 (ru) | Буферное запоминающее устройство | |
SU494745A1 (ru) | Устройство дл синтеза многотактной схемы | |
SU511722A1 (ru) | Распределитель импульсов | |
SU1642459A1 (ru) | Устройство дл синхронизации сигналов | |
SU402154A1 (ru) | Ан ссср | |
SU1180896A1 (ru) | Сигнатурный анализатор | |
SU817717A1 (ru) | Устройство дл контрол после-дОВАТЕльНОСТи иМпульСОВ | |
SU966871A1 (ru) | Формирователь последовательности импульсов | |
SU717756A1 (ru) | Устройство дл определени экстремального числа | |
SU575645A2 (ru) | Устройство дл срвнени следующих друг за другом чисел | |
SU470927A1 (ru) | Устройство мажоритарного декотировани при трехкратном повторении дискретной информации | |
SU1022149A2 (ru) | Устройство дл сравнени чисел | |
SU716146A1 (ru) | Счетчик импульсов | |
SU1580383A1 (ru) | Устройство дл сопр жени источника и приемника информации | |
SU869034A1 (ru) | Распределитель импульсов | |
SU1503068A1 (ru) | Устройство дл распределени и задержки импульсов | |
SU395989A1 (ru) | Накапливающий двоичный счетчик | |
SU1689952A1 (ru) | Самопровер емое устройство дл контрол на четность | |
SU117503A1 (ru) | Двоичный реверсивный счетчик с запуском триггеров по единичным входам | |
SU1081803A1 (ru) | Счетчик | |
SU1152037A1 (ru) | Реверсивный регистр сдвига | |
SU641658A1 (ru) | Многопрограмный делитель частоты | |
SU822298A1 (ru) | Устройство дл контрол блокапОСТО ННОй пАМ Ти | |
SU552600A1 (ru) | Устройство дл синхронизации операндов в однородных структурах |