SU1172002A1 - Распределитель уровней - Google Patents

Распределитель уровней Download PDF

Info

Publication number
SU1172002A1
SU1172002A1 SU843700907A SU3700907A SU1172002A1 SU 1172002 A1 SU1172002 A1 SU 1172002A1 SU 843700907 A SU843700907 A SU 843700907A SU 3700907 A SU3700907 A SU 3700907A SU 1172002 A1 SU1172002 A1 SU 1172002A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
shift register
output
bus
additional
Prior art date
Application number
SU843700907A
Other languages
English (en)
Inventor
Владислав Викторович Крюков
Изя Иосифович Нисенбойм
Михаил Иосифович Пархоменко
Original Assignee
Предприятие П/Я А-1001
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я А-1001 filed Critical Предприятие П/Я А-1001
Priority to SU843700907A priority Critical patent/SU1172002A1/ru
Application granted granted Critical
Publication of SU1172002A1 publication Critical patent/SU1172002A1/ru

Links

Landscapes

  • Manipulation Of Pulses (AREA)

Abstract

РАСПРЕДЕЛИТЕЛЬ УРОВНЕЙ, содержащий регистр сдвига, выходы которого  вл ютс  выходными шинами, шину синхронизации, котора  соединена с С-входом основного регистра сдвига, шину тактировани , о т л и- чающийс  тем, что, с целью повьппени  стабильности длительности выходных уровней при произвольном времени поступлени  сигнала по шине тактировани , в него введены дополнительный регистр сдвига, элемент И-НЕ и RS-триггер, выход которого соединен с D-входом дополнительного регистра сдвига, выход перрого разр да которого соединен с D-входом основного регистра сдвига, а инверсный выход последнего разр да - с первым входом элемента И-НЕ и R-BXOдом RS-триггера, S-вход которого сое- § динен с выходом элемента И-НЕ, вто- t рой вход которого соединен с шиной ff тактировани , причем С-вход дополнительного регистра сдвига соединен с шиной синхронизации.

Description

Изобретение относится к ймпу.чъсной технике, в частности к распределителям уровней, и может быть использовано в автоматических устройствах электронной коммутации. 5
Цель изобретения - повышение стабильности длительности выходных уровней при произвольном времени поступления сигналов по шине тактирования.
На чертеже представлена функцио- Ю нальная схема распределителя уровней
Распределитель уровней содержит регистр 1 сдвига, дополнительный регистр 2 сдвига, элемент И-НЕ 3, RS-триггер 4, шйну 5 синхронизации, 15 шину 6 тактирования, выходные шины 7.1-7.N. Шина 5 синхронизации соединена с С-входами регистра 1 сдвига и дополнительного регистра 2 сдвига. Шина 6 тактирования соеди- 20 йена с вторым входом элемента И-НЕ 3, второй вход которого соединен с инверсным выходом последнего разряда дополнительного регистра 2 сдвига, с R-входом RS-триггера 4, S-вход ко- 25 <торого соединен с выходом элемента И-НЕ 3, а выход соединен с Dвходом дополнительного регистра 2 сдвига. Прямой выход первого разряда дополнительного регистра 2 сдви- ' 3θ га соединен с D-входом регистра 1 сдвига, выходы которого являются выходными шинами 7.1-7.Ν.
Распределитель уровней работает следующим образом.
При включении напряжения питания состояние дополнительного регистра 2 сдвига может быть произвольным. В случае присутствия логической единицы в последнем разряде дополнительного регистра 2 сдвига логического нуля с инверсного выхода обнуляет по R-входу RS-триггер 4, что соответствует поступлению сигнала логического нуля'на D-вход дополнительного регистра 2 сдвига.
В самом неблагоприятном случае за N импульсов по шине 5 синхронизации дополнительный регистр 2 сдвига устанавливается в ноль по всем разрядам. При /том. сигнал логической единицы с инверсного выхода последнего разряда дополнительного регистра 2 сдвига прекращает обнуление RS-триггера 4.
Такое обнуленное состояние RSтриггера 4 и дополнительного регистра 2 сдвига является исходным для распределителя уровней.
При поступлении единичного сигнала по шине 6 тактирования срабатывает элемент И-НЕ 3 и нулевой сигнал с его выхода устанавливает по S-входу RS-триггер 4 в единичное состоя- . ние, что соответствует подаче уровня логической единицы на D-вход дополнительного регистра 2 сдвига.
С поступлением очередного импульса по шине 5 синхронизации в первый разряд дополнительного регистра 2 сдвига заносится единица, которая поступает на D-вход регистра 1 сдвига. .
Последующий импульс на шине 5 ° синхронизации заносит единицу в первый разряд регистра 1 сдвига, что соответствует появлению единичного сигнала на выходной шине 7.1.
Через время, определяемое периодом следования импульсов на шине 5 синхронизации, на каждой выходной шине 7 возникает уровень логической единицы.
После поступления N-ro импульса по шине 5 синхронизации происходит запись единицы в последний разряд дополнительного регистра 2 сдвига и инверсный нулевой уровень блокирует элемент И-НЕ 3 и обнуляет RSтриггер 4. Поэтому длительность уровня на каждой из выходных шин 7.1-
7.N равняется N периодам следования 'импульсов на шине 5 синхронизации, определяется только стабильностью частоты следования этих импульсов и не зависит от момента поступления сигнала по шине 6 тактирования.

Claims (1)

  1. РАСПРЕДЕЛИТЕЛЬ УРОВНЕЙ, содержащий регистр сдвига, выходы которого являются выходными шинами, шину синхронизации, которая соединена с С-входом основного регистра сдвига, шину тактирования, отличающийся тем, что, с целью повышения стабильности длительности выходных уровней при произвольном времени поступления сигнала по шине тактирования, в него введены дополнительный регистр сдвига, элемент И-НЕ и RS-триггер, выход которого соединен с D-входом дополнительного регистра сдвига, выход перрого разряда которого соединен с D-входом основного регистра сдвига, а инверсный выход последнего разряда - с первым входом элемента И-НЕ и R-bxoдом RS-триггера, S-вход которого сое- § динен с выходом элемента И-НЕ, второй вход которого соединен с шиной . тактирования, причем С-вход дополни- f тельного регистра сдвига соединен с шиной синхронизации. Q
    I 7 2()ιΊ ?
SU843700907A 1984-02-16 1984-02-16 Распределитель уровней SU1172002A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU843700907A SU1172002A1 (ru) 1984-02-16 1984-02-16 Распределитель уровней

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU843700907A SU1172002A1 (ru) 1984-02-16 1984-02-16 Распределитель уровней

Publications (1)

Publication Number Publication Date
SU1172002A1 true SU1172002A1 (ru) 1985-08-07

Family

ID=21103609

Family Applications (1)

Application Number Title Priority Date Filing Date
SU843700907A SU1172002A1 (ru) 1984-02-16 1984-02-16 Распределитель уровней

Country Status (1)

Country Link
SU (1) SU1172002A1 (ru)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2738963C1 (ru) * 2019-12-25 2020-12-21 Федеральное государственное унитарное предприятие "Научно-производственный центр автоматики и приборостроения имени академика Н.А. Пилюгина" (ФГУП "НПЦАП") Асинхронное входное устройство
RU2785272C1 (ru) * 2022-05-04 2022-12-05 Акционерное общество "Научно-производственный центр автоматики и приборостроения имени академика Н.А. Пилюгина" (АО "НПЦАП") Асинхронное входное устройство

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
. ДроздовЕ.А. и др. Основы вычислительной техники. Военное издательство Министерства обороны СССР, 1964, с. §1. Тарабрин Б.В. Справочник по интегральным микросхемам. М., Энерги , 1980, с. 207, К176ИР2. *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2738963C1 (ru) * 2019-12-25 2020-12-21 Федеральное государственное унитарное предприятие "Научно-производственный центр автоматики и приборостроения имени академика Н.А. Пилюгина" (ФГУП "НПЦАП") Асинхронное входное устройство
RU2785272C1 (ru) * 2022-05-04 2022-12-05 Акционерное общество "Научно-производственный центр автоматики и приборостроения имени академика Н.А. Пилюгина" (АО "НПЦАП") Асинхронное входное устройство

Similar Documents

Publication Publication Date Title
SU1172002A1 (ru) Распределитель уровней
YU45686B (sh) Uredjaj za regeneraciju značajnih trenutaka periodičnog signala
SU1370771A1 (ru) Распределитель уровней
SU1580383A1 (ru) Устройство дл сопр жени источника и приемника информации
SU1485223A1 (ru) Многоканальное устройство для ввода&#39; информации
SU1196838A1 (ru) Устройство дл формировани кодовых последовательностей
SU387524A1 (ru) Распределитель импульсов
SU1086459A1 (ru) Устройство дл сдвига импульсов
SU1350844A1 (ru) Устройство дл формировани дискретных частотных сигналов
SU1273923A1 (ru) Генератор импульсов со случайной длительностью
SU422102A1 (ru) Устройство задержки
SU425177A1 (ru)
SU1173549A1 (ru) Распределитель уровней
SU1241288A1 (ru) Буферное запоминающее устройство
SU416873A1 (ru)
SU491131A1 (ru) Триггерный регистр с использованием сигналов несоответстви
SU576662A1 (ru) Делитель на 7
SU1078626A1 (ru) Кольцевое пересчетное устройство
SU1539973A1 (ru) Формирователь импульсных последовательностей
SU515288A1 (ru) Делитель частоты на 2,5
SU1091350A1 (ru) Кольцевое пересчетное устройство
SU1115225A1 (ru) Преобразователь код-временной интервал
SU1550503A1 (ru) Устройство дл формировани синхросигналов
SU671034A1 (ru) Делитель частоты импульсов на семь
SU869034A1 (ru) Распределитель импульсов