SU1550503A1

SU1550503A1 - Устройство дл формировани синхросигналов

Info

Publication number: SU1550503A1
Application number: SU884358384A
Authority: SU
Inventors: Михаил Геннадьевич Кулаков
Original assignee: Предприятие П/Я В-2431
Priority date: 1988-01-04
Filing date: 1988-01-04
Publication date: 1990-03-15

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в качестве распрпеделител импульсов. Отличительной особенностью устройства вл етс то, что оно позвол ет обеспечить как синхронное, так и асинхронное регулирование периода следовани импульсов на выходных каналах устройства при одновременном запрете по влени импульсов на группе старших и/или на группе младших выходных каналов устройства. Целью изобретени вл етс расширение функциональных возможностей за счет обеспечени переменного периода выходных импульсов. Поставленна цель достигаетс введением группы элементов ИЛИ 16...18, элемента И 30, блока 13 сравнени , регистра 12, элемента И 9, дешифратора 23. 5 ил.

Description

Далее рассмотрим управление запре-.,- первого элемента И второй группы,

выходы элементов И второй группы динены соответственно с информаци ными входами второго регистра, вы ды которого соединены с входами э мента ИЛИ-НЕ и соответственно с рыми входами элементов И первой г пы, выходы которых вл ютс выход группы тактовых выходов устройств выход первого элемента И соединен входом разрешени записи первого гистра, отличающеес что, с целью расширени функционал ных возможностей за счет обеспече переменного периода выходных импул сов, в устройство введены третий э мент И, блок сравнени , третий регистр , группа элементов ИЛИ и вто рой дешифратор, первый инверсный в ход второго дешифратора соединен с вторым входом первого элемента И в рой группы, выход элемента задержк соединен с синхровходом триггера, выходы первого дешифратора с второ по n-й соединены соответственно с выми входами элементов ИЛИ группы, выходы которых соединены с первыми входами элементов И соответственно второго по n-й второй группы, втор входы которых соединены соответств но с инверсными выходами второго дешифратора, группа входов которог соединена с группой выходов третье го регистра, с первой группой вход блока сравнени , втора группа вхо дов которого соединена с группой ходов первого регистра, выход перв элемента И соединен с входом разре ни записи третьего регистра, вход сброса в О которого соединен с

20

том старших выходных шин каналов (фиг.5)

Дл смены вида и периода последовательности импульсов на группу 3 входов подают код 111, затем на вход I - сигнал разрешени записи в регистр 12. При по влении тактового импульса на выходе элемента И 26 в регистр 12 заноситс код 111, При этом переключаетс дешифратор 23, на его 25 шестом выходе снимаетс сигнал низкого уровн , ограничивающий распространение единичных сигналов в регистре 24, Так как младшие разр ды регистра управление не затронуло, то при по в-зо лении импульса на шине тактовых импульсов 7 по вл етс единичный сигнал на третьем выходе регистра 24. При по влении соответствующих тактовых импульсов этот сигнал присутствует последовательно на четвертом, п том, шестом и седьмом выходах регистра 24, затем на выходе элемента ИЛИ-НЕ, снова третьем выходе регистра 24 и т.д.

35

40

Claims

Формула изобретени

Устройство дл формировани синхросигналов , содержащее первый и второй регистры, первый дешифратор, две группы элементов И, триггер, первый и второй элементы И, элемент ИЛИ-НЕ, t элемент задержки, причем группа информационных входов первого регистра вл етс группой входов задани начала синхропоследовательности устройства , первый вход первого элемента И вл етс входом разрешени записи

50

выходы элементов И второй группы со динены соответственно с информацион ными входами второго регистра, выхо ды которого соединены с входами эле мента ИЛИ-НЕ и соответственно с вт рыми входами элементов И первой гру пы, выходы которых вл ютс выходам группы тактовых выходов устройства, выход первого элемента И соединен с входом разрешени записи первого ре гистра, отличающеес те что, с целью расширени функциональ ных возможностей за счет обеспечени переменного периода выходных импуль сов, в устройство введены третий эл мент И, блок сравнени , третий регистр , группа элементов ИЛИ и второй дешифратор, первый инверсный вы ход второго дешифратора соединен с вторым входом первого элемента И вт рой группы, выход элемента задержки соединен с синхровходом триггера, выходы первого дешифратора с второг по n-й соединены соответственно с п выми входами элементов ИЛИ группы, выходы которых соединены с первыми входами элементов И соответственно второго по n-й второй группы, вторы входы которых соединены соответстве но с инверсными выходами второго дешифратора, группа входов которого соединена с группой выходов третье- го регистра, с первой группой входо блока сравнени , втора группа входов которого соединена с группой в ходов первого регистра, выход перво элемента И соединен с входом разреш ни записи третьего регистра, вход сброса в О которого соединен с

устройства,второй вход первого элемен- входом сброса в О первого регистта И соединен с выходом второго эле мента И, первый вход которого соединен с выходом элемента ИЛИ-НЕ, вход разрешени записи второго регистра

ра, информационный вход триггера со динен с входом сброса в О триггера выход равенства блока сравнени вл етс первым выходом группы выходов

0

5 о

5

0

0

выходы элементов И второй группы соединены соответственно с информационными входами второго регистра, выходы которого соединены с входами элемента ИЛИ-НЕ и соответственно с вторыми входами элементов И первой группы , выходы которых вл ютс выходами группы тактовых выходов устройства, выход первого элемента И соединен с входом разрешени записи первого регистра , отличающеес тем, что, с целью расширени функциональных возможностей за счет обеспечени переменного периода выходных импульсов , в устройство введены третий элемент И, блок сравнени , третий регистр , группа элементов ИЛИ и второй дешифратор, первый инверсный выход второго дешифратора соединен с вторым входом первого элемента И второй группы, выход элемента задержки соединен с синхровходом триггера, выходы первого дешифратора с второго по n-й соединены соответственно с первыми входами элементов ИЛИ группы, выходы которых соединены с первыми входами элементов И соответственно с второго по n-й второй группы, вторые входы которых соединены соответственно с инверсными выходами второго дешифратора, группа входов которого соединена с группой выходов третье- го регистра, с первой группой входов блока сравнени , втора группа входов которого соединена с группой выходов первого регистра, выход первого элемента И соединен с входом разрешени записи третьего регистра, вход сброса в О которого соединен с

ра, информационный вход триггера соединен с входом сброса в О триггера выход равенства блока сравнени вл етс первым выходом группы выходов

сбо устройства, выход Больше блока сравнени вл етс вторым выходом группы выходов сбо устройства, первый вход третьего элемента И вл етс входом запуска устройства, выход элемента ИЛИ-НЕ соединен с вторым вхо- дйм третьего элемента Ир выход которого соединен со стробирующим входом

первого дешифратора, выход по n-й второго регистра ее ответственно с вторыми тов ИЛИ группы, группа ных входов третьего регист группой входов задани довательности устройства.

входами инфэрмационконда

эа вл етс

поспеi с первого единены со- элемен

ФмЛ

7 JTTJTJTJTJTJTJTnLJarLT

п

ЛTL

п

33

W

35

36

37

TL

39

TL

7 JГLггfглJ J JlJтлLГlJ J

( t

гт

п.

п

TL

П

п.

аг.З