SU1513514A1 - Формирователь импульсных последовательностей дл контрол запоминающих модулей на цилиндрических магнитных доменах - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при разработке запоминающих устройств на цилиндрических магнитных доменах. Цель изобретени  - расширение области применени  формировател  импульсных последовательностей путем контрол  запоминающих модулей различных типов. Устройство содержит дешифратор 4 адреса, регистр 5 режима работы, генератор 6, триггер 7 разрешени  пол , счетчик 8 фаз пол , блок 9 адресации страницы, триггер 10 готовности страницы, делитель 11 частоты, счетчик 12 субциклов, формирователь 13, элемент И 14, мультиплексор 15 адресов, блок 16 оперативной пам ти, делитель 17 частоты, счетчик 18 интервалов и дешифратор 19 импульсов с соответствующими функциональными св з ми. 3 ил.

Description

1шина данных

ел

00 СП

фиг.1

3151

Изобретение относитс  к вычислительной технике и может быть использовано при разработке запоминающих устройств на цилиндрических магнитных доменах (ЦМД).

Цель изобретени  - распшрение области применени  формировател  импульсных последовательностей путем контрол  запоминающих модулей различных типов.

.На фиг.1 представлена блок-схема формировател ; на фиг.2 - обща  временна  диаграмма работы устройства; на фиг.З - временна  диаграмма форми ровани  управл ющих сигналов в одно- страничном режиме записи.

Формирователь импульсных последовательностей содержит вход-выход 1 данных, адресный 2 и управл ющий 3 входы, дешифратор 4 адреса, регистр 5 режима работы, генератор б, триггер 7 разрешени  пол , счетчик 8 фаз пол , блок 9 адресации страницы, триггер 10 готовности страницы, дели тель 11 частоты, счетчик 12 субциклов , формирователь 13, элемент И 14, мультиплексор 15 адресов, блок 16 оперативной пам ти, делитель 17 частоты , счетчик 18 интервалов и дешифратор 19 импульсов. Информационные вход,ы регистра 3 режима, генератора 6, блока 16 и выход формировател  13 подключены к входу-выходу 1 данных. Адресные входы дешифратора 4 адреса и перва  группа информационных входов мультиплексора 15 подключены к адресному входу 2 устройства. Вход выборки дешифратора 4 адреса подклю- .чен к управл ющему входу 3 устройства . К первому - п тому выходам дешифратора 4 адреса подключены соответственно входы разрешени  записи регистра 5 режима работы, генератора 6, блока 9 адресации страницы, блока 16 и вход выборки формировател  13. К первому выходу регистра 5 подключены информационный вход триггера 7 разрешени  и вхдд выбора направлени  мультиплексора 15, а к второму вы- ходу - старшие разр ды адреса блока 16, младшие разр ды адреса которог подключены к выходу мультиплексора 15. К первому выходу генератора 6 подключены вход синхронизации триггера 7 разрешени  пол  и счетный вход счетчика В фаз Пол , а к второму выходу - счетный вход делител  17 частоты. Вход разрешени  счета счет

0

5

0 25

30

35

40

45

50

55

чика 8,- фаз пол  и вход разрешени  драйверов X и У катушек модул  20 доменной пам ти подключены к выходу триггера 7 разрешени  пол . Выход счетчика 8 фаз пол , к которому подключены счетные входы блока 9 адресации страницы, делитель 11 частоты и первый вход элемента И,  вл етс  выходом устройства дл  управлени  драйверами X и У катушек модул  доменной пам ти; Выход блока 9 адресации страницы подключен к входу уста- новки в логическую 1 триггера 10 готовности страни11;ы, выход которого, в свою очередь, подключен к входу разрешени  счета делител  11 частоты и к входу формировател  13. Выход делител  11 частоты подключен к счетному входу счетчика 12 субциклов и второму входу логического элемента И 14. Выход счетчика 12 субциклов подключен к старшим разр дам второй группы информационных входов мультиплексора 15 и к третьему входу элемента И 14, выход которого подключен к входу запуска делител  17 частоты. Выход делител  17 частоты подключен к счетному входу счетчика 18 интервалов , выход которого подключен к входу разрешени  дешифратора 19 импульсов и к младшим разр дам второй группы информационных входов мультиплексора 15. Информационные входы делител  11 .частоты, делител  17 частоты и адресные входы дешифратора 19 импульсов подключены к выходу блока 16. Второй выход дешифратора 19 импульсов подключен к входам сброса .(установки в О) счетчика 12 субциклов , счетчика 18 интервалов и триггера 10 готовности страницы, а первый выход  вл етс  выходом устройства , управл ющим функциональными узлами запоминающего модул  20.

Дешифратор 4 адреса обеспечивает адресаьрсо по входам 2 и 3 к блокам данного устройства дл  обмена данными между ними и входом-выходом 1 данных. Регистр 5 режима задает режим работы устройства, а также совместно с триггером 7 разрешени  пол  и счетчиком 8 фаз пол  управл ет началом и остановкой пол . Блок 9 адресации страницы, который обеспечивает обращение к определенной странице запоминающего модул , содержит регистр номера страницы и счетчик страниц, выходы которого поступают

на цифровой компаратор, и может быть реализован на микросхемах типа К555ИР 18, К555ИЕ 7 и К555СП 1. Задающий генератор 6, формирующий тактовые сигналы дл  синхронизации блоков устройства, может быть реализован последователъньтм соединением регистра , цифроаналогового преобразовател  и генератора, управл емого напр же- жением, например микросхем типа КР580ИР82, КР572ПА1А, КР544УД2 и К531ГГ1П, причем дл  получени  двух выходных сигналов можно задействовать оба генератора в последней микросхеме либо дополнительно подключить счет чик к выходу одного из этих генераторов . Делители 11 и 17 частоты могут быть реализованы на микросхемах программируемых делителей К589ХЛ4. В качестве блока 16 оперативной пам ти, в который занос тс  параметры временной диаграммы формируемых устройством импульсов управлени  запоминающего модул , можно применить микросхемы КР531РУ8П. Счетчик 12 субциклов предназначен дл  логического разделени  временной диаграммы управл ющих сигналов на субциклы, в пределах которых формируетс  однородна  последовательность сигналов управлени  запоминающим модулем, причем задержки и длительности последних относительно начальной фазы пол  формируютс  счетчиком 18 интервалов. Эти счетчики, а также остальные узлы могут быть реали зов.аны на стандартных ТТЛ микросхемах

Направление передачи сигналов по входу-выходу 1 определ етс  состо нием на входе 3 управл ющих сигналов, включающих сигналы Запись и Чтение . Вход 2 содержит не менее 8 разр дов , а вход-выход данных - В либо 16 разр дов. Така  архитектура позвол ет использовать дл  подключени  формировател  стандартные внутренние шины и системные магистрали микро- ЭВМ (например, И41).

Формирователь импульсных последовательностей может работать в одно- тактном, многотактном, одностранич- ном и многостраничном режимах, причем в каждом режиме временна  диаграмма формируемых сигналов управлени  запоминающим модулем может соответствовать режимам записи, чтени , чтени - модификацйи-записи к другим.

Формирователь работает следующим образом.

10

15

20

25

30

5

40

45

50

55

В исходном состо нии регистр 5 режима и триггер 10 готовности страницы сброшены, что соответствует отсутствию операции. В этом состо нии может производитьс  запись цифровых параметров с входа 1 данных в программируемые узлы. Дл  этого на входе 1 данных необходимо выставить записью аемую информацию, на входе 2 - адрес соответствукйцего узла, а на входе 3 - сигнал Запись. На выходе дешифратора 4 адреса, соответствующем данному .адресу, по вл етс  активный ,, уровень, разрешак ций запись информации в выбранный узел. Таким образом , могут быть установлены тактовые частоты на выходах генератора 6, номер выбранной страницы модул  в блоке 9 адресации страницы, а также параметры временной диаграммы модул  в блоке 16. В последнем случае старшие разр ды адреса блока 16, поступающие со второго выхода регистра 5 реткима, определ ют режим, дл  которого производитс  запись параметров,, а младшие разр ды, поступаюпще с выхода мультиплексора 15 - номер параметра , который в отсутствие операции соответствует текущему адресу на адресном входе 2.

Вьщача на Bbixojj 1 данных текущего состо ни  триггера 10 готовности страницы производитс  путем подачи на вход 3 управлени  сигнала Чтение, а на вход 2 - адреса, соответствующего активизации п того выхода дешифратора 4 адреса, по сигналу которого отпираетс  формирователь 13 и передает на младший разр д выхода 1 данных сигнала текущего состо ни  этого триггера.

На информационный вход триггера 7 разрешени  пол  с первого выхода регистра 5 режима поступ.ает Лог.О, и по тактовому сигналу с первого выхода генератора 6 выход триггера 7 разрешени  пол  установлен в состо нии Лог.О, запреща  счет счетчика 8 фаз пол . При этом счетчик 8 фаз пол  находитс  в состо нии, соответствующем начальной фазе пол , сигнал старта страницы на выходе блока 9 адресации страницы не возникает, и тригпер готовности страницы находитс  в состо нии логического О. Сигналы управлени  запоминающим модулем 20 на выходе дешифратора 19

715

импульсов, триггера 7 разрешени  пол  и счетчика 8 фаз пол  не вырабатываютс .

При установленных значени х параметров работы формировател  его запуск производитс  путем записи в регистр 5 режима управл ющего слова с единичным битом запроса операции, поступающим на вход разрешени  триг- гера 7 разрешени  пол  (сигнал а, фиг.2). При этом код на втором выходе регистра 5 режима определ ет выбранную временную диаграмму работу модул  причем таких может быть запрограм- Нировано несколько с учетом разр дности второго выхода регистра 5 режима . По тактовому сигналу с первого выхода генератора 6 (сигнал б, фиг.2) триггер 7 разрешени  пол  устанавливаетс  в Лог.1 и своим выходным сигналом разрешает счет счетчика 8 фаз пол  (сигнал в, фиг.2). Формирование Пол  начинаетс  в определенной фазе (сигналы гид, фиг.2), что обеспе- чиваетс  синхронизацией процессов Изменени  состо ни  триггера 7 разрешени  пол  с началом и окончанием счета счетчика 8 фаз пол . Выходы счетчика 8 фаз пол  и триггеры 7 раз- ешени  пол  управл ют работой драй- еров X и У катушек модул . В блоке 9 адресации страницы производитс  Подсчет тактов пол , поступающих на его вход синхронизации с выхода старшего разр да счетчика В фаз пол  (сигнал д, фиг.2), и при совпадении записанного номера страницьг.с состо нием его внутреннего счетчика на выходе блока 9 адресации страни15 1 По вл етс  сигнал начала страницы (сигнал е, фиг.2), устанавливающий Триггер 10 готовности страницы в Лог.1,(сигнал ж, фиг.2).

С этого момента начинаетс  формирование сигналов управлени  запоми- йающим модулем. Конкретна  временна  диаграмма этих- сигналов зависит от содержани  Йлока 16, поэтому в качесве иллюстрации в таблице приведено содержание блока 16 оперативной пам ти при частоте пол , равной 100 кГц и тактовой частоте на втором выходе генератора 6, равной ТО МГц (х означает произвольное отличное от нул  значение), соот- ветствующее временной диаграмме работы устройства в одностраничном ре м- ме записи модул  типа К1605РЦ1 (фиг.З

0

Q 5 5

50 55

0

Дл  прив зки к общей временной диаграмме, работы формировател  сигналы а, б и в (фиг.З) соответствуют сигналам д, е и ж (фиг.2). Сигналом с выхода триггера 10 готовности страницы (сигнал в, фиг.З) разрешаетс  счет делител  11 частоты, который отсчитывает занесенное в него по сигналу разрешени  счета из блока 16 количество тактов пол , после чего дает перенос (сигнал г, фиг.З). Адрес на блок 16 при этом поступает от счётчика 12 субциклов и счетчика 18 интервалов , что обусловлено сменой канала передачи мультиплексора. 15 адресов сигналом с первого выхода регистра 5 режима по сравнению с исход-, ным состо нием. Дл  первого формируемого субцикла значение младших адресов на входе блока 16 равно О и соответствует исходным состо ни м счетчика 12 субциклов и счетчика 18 интервала. По сигналу переноса делител  11 частоты, счетчик 12 субциклов выдает на адресные входы блока 16 следующий код (сигнал д, фиг.З) и с выхода блока 16 в делитель 11 часто- Т1Ы заноситс  код, соответствз щий следующему субциклу. Таким образом, формируютс  субциклы, разграниченные сигналами переноса делител  11 частоты и имеющие длительность в единицах периода счетчика 8 фаз пол , соатветствующую содержанию блока 16 при выбранной временной диаграмме.

Логическим элементом И 14 вырабатываетс  сигнал запуска делител  17 частоты (сигнал е, фиг.З). Запуск делител  17 частоты производитс  в начале каждого субцикла, а во втором субцикле на каждый такт пол  и прив зан к 0-й фазе счетчика 8 фаз пол , что определ етс  сигналами, поступающими на вход элемента И 14. После запуска делител  17 частоты последний отсчитывает тактовые сигналы с второго выхода генератора 6 и по достижению числа, равного коду на выходе блока 16, выходным сигналом переключает счетчик 18 интервала. Таким образом , на каждый факт запуска делител  17 частоты интервалов на выходе счетчика 18 интервалов вырабатываютс  последовательные состо ни , длительность которых в единицах периода тактового сигнала на втором, выходе генератора 6 соответствует содержанию блока 16 при выбранной временной диа915

грамме, а количество определ етс  разр;1дностью счетчика 18 интервала и равн етс  четырем.

Дешифратор 19 импульсов формирует импульсы, длительность которых определ етс  длительностью очередного состо ни  счетчика 18 интервала-, что обусловлено сигналом на входе выборки дешифратора 19 импульсов, а номер выходов определ ютс  содержанием блока 16 при выбранной временной диаграмме . На втором выходе дешифратора 19 импульсов формируютс  сигналы репликации (сигнал ж, фиг.З), вывода (сигнал ж, фиг.З), генерации (сигнал 3, фиг.З) и ввода (сигнал и, фиг.З), поступающие на выход формировател  дл  управлени  функциональными узлами запоминающего модул . Дл  данных в блоке 16, приведеннзых в таблице, задержка и длительность импульсов вывода, генерации и ввода равн етс  соответственно (7,8; 6,2), (3,3; 0,3), (7,8; 6,2) микросекунд.

Последним вырабатываетс  импульс конца операции на втором выход де- шифра тора 19 импульсов (сигнал к, фиг.З), который приводит в исходное состо ние (логический О)- триггер 10 готовности страницы, счетчик 12 субциклов и счетчик 18 интервалов Запись слова, соответствующего режиму отсутстви  операции, т.е. прерывание операции, в регистр 5 режима допускаетс  только после того, как триггер 10 готовности страницы установлен в логический О. Дл  этого по внешним шинам должно отсле сиватьс  текущее состо ние триггера 10 готовности страницы ( путем чтени  соответствующего разр да данных либо по прерыванию ) .

Путем программировани  блока 16 могут быть реализованы временные диаграммы дл  чтени , записи, чтени  (модификации) записи запоминающего модул  в однотактовом, многотактовом , одностраничном и многостраничном режимах, что определ етс  конкретным расположением на временной диаграмме импульса конца операции (сигнал к,- фиг.З) .

Claims (1)

1. Формула изобретени 

   Формирователь импульсных последовательностей дл  контрол  запоминающих модулей на цилиндрических маг0

   5

   0

   5

   51410

   нитных доменах, содержащий блок адресации страницы и генератор, входы которых  вл ютс  входом-выходом данных формировател  импульсных последовательностей , выход генератора соединен с первым делителем частоты, дешифратору импульсов, первый выход которого  вл етс  первым выходом формировател  импульсных последовательностей , и элемент И, отличающий с   тем, что, с целью расширени  области применени  формировател  импульсных последовательностей контрол  запоминающих модулей различных типов, он содержит дешифратор адреса, регистр режима работы, триггер разрешени  пол , счетчик фаз пол , триггер готовности страницы, формирователь, второй делитель частоты , счетчик субциклов, с-четчик интервалов , блок оперативной пам ти и мультиплексор адреса, при этом адресный вход и вход выборки дешифратора адреса  вл ютс  соответственно адресным и управл ющим входами формировател  импульсных последовательностей, первый - п тый выходы дешифратора адреса соединены с соответствующими входами разрешени  записи регистра режима работы генератора, блока адресации страницы, блока оперативной пам ти и входом формировател , информационный вход регистра режима работы соединен с входом-выходом данных формировател  импульсных последовательностей , второй выход регистра режима работы соединен с входами старших разр дов адреса блока оперативной пам ти, а первый выход - с входом мультиплексора адреса и информационным входом триггера разрешени  пол , вход синхронизации которого и счетный вход счетчика фаз пол  соединены с вторым выходом генератора, выход триггера разрешени  пол   вл етс  вторым выходом формировател  ш-тульс- ных последовательностей и соединен с входом разрешени  счета счетчика фаз пол , выход которого  вл етс  третьим выходом формировател  импульсных последовательностей и соединен с первым входом элемента И, счетными входами второго делител  частоты и блока адресации страницы, выход которого соединен с входом установки триггера готовности страницы, выход которого соединен с входом разрешени  счета второго делител  частоты и вхо0

   5

   0

   5

   0

   5

   П151

   дом формировател , выход которого соединен с входом-выходом данных формировател  импульсных последовательностей , информационные входы первого и второго делителей частоты подключены к выходу блока оперативной пам ти, вход данных которого подключен к вхо.- ду-выходу данных формировател  импульсных последовательностей, выход первого делител  частоты соединен с вторым входом элемента И и счетным входом счетчика субциклов, выход кото рого соединен со старшими разр дами второй группы информационных входов мультиплексора адреса и с третьим входом элемента И, выход которого соединен с входом запуска первого

   2 3 О 1

   2 3 О 1 2 3 О 1

   2 3

   делител  частоты, выход которого соединен со счетным входом счетчика интервалов, выход которого соединен с входом разрешени  дешифратора им- пульсов и с младшими разр дами второй группы ин формационных входов мультиплексора адреса, перва  группа информационных входов которого соединена с адресным входом формировател  импульсных последовательностей, а выход - с входами младших разр дов адреса блока оперативной пам ти, второй выход дешифратора импульсов соединен с входами сброса счетчика интервалов , счетчика субциклов и триггера готовности страницы.

   вывода

   X X

   33 3

   X X X X X X

   78 62

   X

   X

   Код импульса генерации

   Код импульса ввода

   Код импульса конца операции

   JlJгrгллJггuгrlЛJъгъa...глJгпJaлJlл

   .

   -I

   -J -,

   г :

   L

   : :

   a -гulJгnJ JiлJTAnлJгrrгшJггlЛJтл

   ff

   : :