JPS6041787B2 - 多重プロセツサによるデ−タ処理装置 - Google Patents
多重プロセツサによるデ−タ処理装置Info
- Publication number
- JPS6041787B2 JPS6041787B2 JP52155289A JP15528977A JPS6041787B2 JP S6041787 B2 JPS6041787 B2 JP S6041787B2 JP 52155289 A JP52155289 A JP 52155289A JP 15528977 A JP15528977 A JP 15528977A JP S6041787 B2 JPS6041787 B2 JP S6041787B2
- Authority
- JP
- Japan
- Prior art keywords
- processor
- processors
- data processing
- processing device
- holding circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Hardware Redundancy (AREA)
- Multi Processors (AREA)
- Exchange Systems With Centralized Control (AREA)
Description
【発明の詳細な説明】
この発明は複数のプロセッサが共通情報転送路（以下共
通バスと云う）にて接続される多重プロセッサ構成のデ
ータ処理装置に関し、特に個々のプロセッサの動作、停
止制御に係わる。
通バスと云う）にて接続される多重プロセッサ構成のデ
ータ処理装置に関し、特に個々のプロセッサの動作、停
止制御に係わる。
従来この種の多重プロセッサの動作、停止制御方式とし
ては人手による動作、停止制御により一旦動作を開始す
るとプロセッサとしては故障発生時等以外は停止するこ
となく動作を続行する方法が採られていた。
ては人手による動作、停止制御により一旦動作を開始す
るとプロセッサとしては故障発生時等以外は停止するこ
となく動作を続行する方法が採られていた。
この方法によれば動的なプロセッサの動作、停止制御を
実行することは不可能である。各プロセッサの動作停止
を一個のプロセッサが全て司るように構成することが考
えられるが、この場合はその一個の主プロセッサは他の
従プロセッサの状態制御管理を行うことになり、これは
繁雑となり、また従プロセッサ間の競合、同期制御等を
行う場合の制御は非常に難かしいものとなる。この発明
の目的は複数のプロセッサに対し動作停止を動的に制御
することができ、各プロセッサは他のプロセッサの動作
停止を行うことができ、しかもそのための構成が簡単な
多重プロセッサによるデータ処理装置を提供することに
ある。
実行することは不可能である。各プロセッサの動作停止
を一個のプロセッサが全て司るように構成することが考
えられるが、この場合はその一個の主プロセッサは他の
従プロセッサの状態制御管理を行うことになり、これは
繁雑となり、また従プロセッサ間の競合、同期制御等を
行う場合の制御は非常に難かしいものとなる。この発明
の目的は複数のプロセッサに対し動作停止を動的に制御
することができ、各プロセッサは他のプロセッサの動作
停止を行うことができ、しかもそのための構成が簡単な
多重プロセッサによるデータ処理装置を提供することに
ある。
この発明によれば共通バスに接続された複数のプロセッ
サに対応してプロセッサ数に等しい数の保持回路が共通
バスに接続され、これ等保持回路から対応するプロセッ
サに対して各プロセッサの動作、停止を制御する信号線
が接続されている。一方前記保持回路はプロセッサより
共通バスを通じて書込み及び読出しが可能とされる。こ
のようにして任意のプロセッサの動作、停止を柔軟に制
御でき、よつて任意のプロセッサが自プロセッサの停止
あるいは他の任意のプロセッサの動作、停止を可能とす
ることができ、故障発生のプロセツＪサが自らあるいは
他のプロセッサからその故障プロセッサを停止させ共通
バスから切り離すことが可能となり、また複数プロセッ
サによる並列処理等における処理の順序（同期）をとる
必要のある場合や、ある期間共通バスあるいは共通メモ
リ上ｉでの他プロセッサとの競合を防止する必要が生じ
た時、他の任意のプロセッサを停止させることが可能に
なり、更にある時点で任意のプロセッサを停止させてそ
の間にそのプロセッサのメモリ上のプログラムを入れ替
えることによりそのプロセッサの処理内容、処理分担等
を変化させることも可能となる。次にこの発明による多
重プロセッサによるデータ処理装置の実施例を図面を参
照して説明する。
サに対応してプロセッサ数に等しい数の保持回路が共通
バスに接続され、これ等保持回路から対応するプロセッ
サに対して各プロセッサの動作、停止を制御する信号線
が接続されている。一方前記保持回路はプロセッサより
共通バスを通じて書込み及び読出しが可能とされる。こ
のようにして任意のプロセッサの動作、停止を柔軟に制
御でき、よつて任意のプロセッサが自プロセッサの停止
あるいは他の任意のプロセッサの動作、停止を可能とす
ることができ、故障発生のプロセツＪサが自らあるいは
他のプロセッサからその故障プロセッサを停止させ共通
バスから切り離すことが可能となり、また複数プロセッ
サによる並列処理等における処理の順序（同期）をとる
必要のある場合や、ある期間共通バスあるいは共通メモ
リ上ｉでの他プロセッサとの競合を防止する必要が生じ
た時、他の任意のプロセッサを停止させることが可能に
なり、更にある時点で任意のプロセッサを停止させてそ
の間にそのプロセッサのメモリ上のプログラムを入れ替
えることによりそのプロセッサの処理内容、処理分担等
を変化させることも可能となる。次にこの発明による多
重プロセッサによるデータ処理装置の実施例を図面を参
照して説明する。
第１図に示すように共通バス１１には複数この例では８
個のプロセッサ２。〜２７とこれ等プロセッサにそれぞ
れ専用のプロセッサメモリ３。〜３７とがそれぞれ接続
され、更に共通メモリ１２が接続されている。この発明
においてはプロセッサコントロールレジスタ（保持回路
）１３も共通バス１１に接続される。共通バス１１は時
分割で各プロセッサの要求に対してそのバスサイクルを
与えて情報の転送を実行するものである。プロセッサ２
。〜２７はプロセッサコントロールレジスタ１３の信号
線４。〜４７がそれぞれ接続され、その信号線の出力信
号が“゜１゛の時これが入力されるプロセッサは動作状
態にあり共通バス１１へのアクセスも可能とし、“゜０
゛の時はそのプロセッサは停止し、かつ共通バス１１か
らも切り離される構造になつている。プロセッサコント
ロールレジスタ１３への書込みは共通バス１１のデータ
転送路を使用して任意のプロセッサから行える。その時
共通バス１１に出力するプロセッサコントロールレジス
タ１３への書込み情報（以下コマンドと称す）は例えば
第３図に示すものである。即ち１６ビット民〜Ｂｌ５の
データのうち？〜Ｂ７の８ビットはプロセッサ２。〜２
７を指すもので、プロセッサコントロールレジスタ１３
内における変更の対象となるプロセッサに対応するビッ
トのデ．−タを゜゜１゛とし、同時に複数ビットを指定
できる。そのビットが“゜０゛の所の対応するプロセッ
サの状態は変更されない。一方コマンドのビット＼〜Ｂ
ｌ５はプロセッサコントロールレジスタ１３に書込むべ
きプロセッサ２。〜２７とそれぞれ対．−応した内容で
あり、“゜１゛はプロセッサ１動作ョを、“０゛はプロ
セッサ１停止ョをそれぞれ意味する。ただしコマンドの
ビットＢ。−α中の“′０゛に対応するプロセッサにつ
いてはそのプロセッサコントロールレジスタの内容は変
更されず、ピン・トＢ８〜Ｂｌ５の対応するものは“０
゛でも“゜１゛でもよい。第３図に示したコマンドの例
はプロセッサ番号０と３と４とを動作させ、プロセッサ
番号７を停止させる場合である。第２図に共通バス１１
で転送されてくるコマンドに基づいてプロセッサコント
ロールレジスタ１３に書込むための回路の実施例を示す
。
個のプロセッサ２。〜２７とこれ等プロセッサにそれぞ
れ専用のプロセッサメモリ３。〜３７とがそれぞれ接続
され、更に共通メモリ１２が接続されている。この発明
においてはプロセッサコントロールレジスタ（保持回路
）１３も共通バス１１に接続される。共通バス１１は時
分割で各プロセッサの要求に対してそのバスサイクルを
与えて情報の転送を実行するものである。プロセッサ２
。〜２７はプロセッサコントロールレジスタ１３の信号
線４。〜４７がそれぞれ接続され、その信号線の出力信
号が“゜１゛の時これが入力されるプロセッサは動作状
態にあり共通バス１１へのアクセスも可能とし、“゜０
゛の時はそのプロセッサは停止し、かつ共通バス１１か
らも切り離される構造になつている。プロセッサコント
ロールレジスタ１３への書込みは共通バス１１のデータ
転送路を使用して任意のプロセッサから行える。その時
共通バス１１に出力するプロセッサコントロールレジス
タ１３への書込み情報（以下コマンドと称す）は例えば
第３図に示すものである。即ち１６ビット民〜Ｂｌ５の
データのうち？〜Ｂ７の８ビットはプロセッサ２。〜２
７を指すもので、プロセッサコントロールレジスタ１３
内における変更の対象となるプロセッサに対応するビッ
トのデ．−タを゜゜１゛とし、同時に複数ビットを指定
できる。そのビットが“゜０゛の所の対応するプロセッ
サの状態は変更されない。一方コマンドのビット＼〜Ｂ
ｌ５はプロセッサコントロールレジスタ１３に書込むべ
きプロセッサ２。〜２７とそれぞれ対．−応した内容で
あり、“゜１゛はプロセッサ１動作ョを、“０゛はプロ
セッサ１停止ョをそれぞれ意味する。ただしコマンドの
ビットＢ。−α中の“′０゛に対応するプロセッサにつ
いてはそのプロセッサコントロールレジスタの内容は変
更されず、ピン・トＢ８〜Ｂｌ５の対応するものは“０
゛でも“゜１゛でもよい。第３図に示したコマンドの例
はプロセッサ番号０と３と４とを動作させ、プロセッサ
番号７を停止させる場合である。第２図に共通バス１１
で転送されてくるコマンドに基づいてプロセッサコント
ロールレジスタ１３に書込むための回路の実施例を示す
。
プロセッサコントロールレジスタ１３にはプロセッサ２
。〜２７とそれぞれ対応して例えばフリップフロップよ
りなる保持回路５。〜５７が設けられ、その各セット側
出力端子からの信号線４。〜４７が導出される。共通バ
ス１１からのコマンドの並列ビット属〜Ｂｌ５中の民〜
Ｂ７はゲートＧ。−Ｇ７及びＧ″ｏ〜）Ｇ″７の各一方
の入力側に接続される。従つてそのビット中の６゜ｒ′
のものに対応する各一段のゲートのみが開らかれる。コ
マンド中のビット■〜Ｂｌ５はゲートＧ。−Ｇ７の他方
の入力にそのまま接続されると共に極性反転されてゲー
トＧ″ｏ−Ｇ／の他・方の入力にそれぞれ接続される。
ゲートＧＯ〜Ｇ７の出力側に保持回路５。〜５７のセッ
ト端子に、ゲートＧ″ｏ−Ｇ″７の出力側は保持回路５
。〜５１のリセット端子にそれぞれ接続される。従つて
ビット跪及び＼が“゜１゛の場合はゲートＧ。が開き、
保”持回路５。がセットされその信号線４。の出力は゜
“１゛になる。ビットＢ７が“゜１゛，Ｂｌ５が“゜０
゛の場合はゲートＧ″７が開き保持回路５７がリセット
されて信号線４７の出力は“゜０゛となる。また任意の
プロセッサはプロセッサコントロールレジスタ１３の状
態を共通バス１１を介して読出すことができる。これ等
読出し、書込みは先に述べたように時分割的に行われる
。これにより各プロセッサは他のプロセッサの動作状態
を認識することが可能となる。なおプロセッサコントロ
ールレジスタ１３の状態を読出してその状態に対してプ
ロセッサコントロールレジスタ１３に書込む迄の期間他
のプロセッサからプロセッサコントロールレジスタ１３
の内容を変更されることのないようにすることに対して
は、共通バス１１の制御にある期間バスの使用権を専用
することを可能とするロック機能を設けることにより実
現している。このような従来行われているロック機能を
利用すればよい。以上述べたようにこの実施例の多重プ
ロセッサ構成のデータ処理装置においては各プロセッサ
は他のプロセッサの動作状態を任意の時に識ることがで
き、また任意の時点で１個または複数のプロセッサの動
作あるいは停止制御を同時に行うことができ、よつて多
重プロセッサの個々のプロセツサの動的な動作、停止が
容易に実行可能になる。
。〜２７とそれぞれ対応して例えばフリップフロップよ
りなる保持回路５。〜５７が設けられ、その各セット側
出力端子からの信号線４。〜４７が導出される。共通バ
ス１１からのコマンドの並列ビット属〜Ｂｌ５中の民〜
Ｂ７はゲートＧ。−Ｇ７及びＧ″ｏ〜）Ｇ″７の各一方
の入力側に接続される。従つてそのビット中の６゜ｒ′
のものに対応する各一段のゲートのみが開らかれる。コ
マンド中のビット■〜Ｂｌ５はゲートＧ。−Ｇ７の他方
の入力にそのまま接続されると共に極性反転されてゲー
トＧ″ｏ−Ｇ／の他・方の入力にそれぞれ接続される。
ゲートＧＯ〜Ｇ７の出力側に保持回路５。〜５７のセッ
ト端子に、ゲートＧ″ｏ−Ｇ″７の出力側は保持回路５
。〜５１のリセット端子にそれぞれ接続される。従つて
ビット跪及び＼が“゜１゛の場合はゲートＧ。が開き、
保”持回路５。がセットされその信号線４。の出力は゜
“１゛になる。ビットＢ７が“゜１゛，Ｂｌ５が“゜０
゛の場合はゲートＧ″７が開き保持回路５７がリセット
されて信号線４７の出力は“゜０゛となる。また任意の
プロセッサはプロセッサコントロールレジスタ１３の状
態を共通バス１１を介して読出すことができる。これ等
読出し、書込みは先に述べたように時分割的に行われる
。これにより各プロセッサは他のプロセッサの動作状態
を認識することが可能となる。なおプロセッサコントロ
ールレジスタ１３の状態を読出してその状態に対してプ
ロセッサコントロールレジスタ１３に書込む迄の期間他
のプロセッサからプロセッサコントロールレジスタ１３
の内容を変更されることのないようにすることに対して
は、共通バス１１の制御にある期間バスの使用権を専用
することを可能とするロック機能を設けることにより実
現している。このような従来行われているロック機能を
利用すればよい。以上述べたようにこの実施例の多重プ
ロセッサ構成のデータ処理装置においては各プロセッサ
は他のプロセッサの動作状態を任意の時に識ることがで
き、また任意の時点で１個または複数のプロセッサの動
作あるいは停止制御を同時に行うことができ、よつて多
重プロセッサの個々のプロセツサの動的な動作、停止が
容易に実行可能になる。
なお保持回路５。〜５７への書込みは上記例に限らず、
例えばビット民〜Ｂ７を省略して■〜Ｂｌ５の状態を保
持回路５。〜５１にセットするようにしてもよい。この
場合は保持回路の内容を変更しない場合はその保持回路
の内容を予め読出し、これを知つてそれに対応したデー
タを書込むようにすればよい。
例えばビット民〜Ｂ７を省略して■〜Ｂｌ５の状態を保
持回路５。〜５１にセットするようにしてもよい。この
場合は保持回路の内容を変更しない場合はその保持回路
の内容を予め読出し、これを知つてそれに対応したデー
タを書込むようにすればよい。
第１図はこの発明の多重プロセッサによるデータ処理装
置の実施例を示すブロック図、第２図は第１図のプロセ
ッサコントロールレジスタ部分の具体例を示す論理回路
図、第３図は共通バスからプロセッサコントロールレジ
スタに入力されるコマンドの構成例を示す図である。 １１：共通バス、１３：プロセツサコントロールレジス
タ、２０〜２７：プロセツサ、３０〜３７：プロセツサ
メモリ、４０〜４７：プロセツサ制御信号線、５０〜５
７：保持回路。
置の実施例を示すブロック図、第２図は第１図のプロセ
ッサコントロールレジスタ部分の具体例を示す論理回路
図、第３図は共通バスからプロセッサコントロールレジ
スタに入力されるコマンドの構成例を示す図である。 １１：共通バス、１３：プロセツサコントロールレジス
タ、２０〜２７：プロセツサ、３０〜３７：プロセツサ
メモリ、４０〜４７：プロセツサ制御信号線、５０〜５
７：保持回路。
Claims (1)
- １ それぞれ独立に動作可能なプログラム制御によりデ
ータ処理を行う複数のプロセッサとそのプロセッサに専
用のプロセッサメモリとが共通情報転送路により接続さ
れて構成されたデータ処理装置において、前記複数のプ
ロセッサのそれぞれは各プロセッサの動作、停止あるい
は前記共通情報転送路への接続、切り離しを制御する保
持回路を有し、これ等保持回路の状態を前記プロセッサ
が共通情報転送路を介して変更する手段と、前記保持回
路の内容をプロセッサが前記共通情報転送路を介して読
取る手段とが設けられてなる多重プロセッサによるデー
タ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52155289A JPS6041787B2 (ja) | 1977-12-23 | 1977-12-23 | 多重プロセツサによるデ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52155289A JPS6041787B2 (ja) | 1977-12-23 | 1977-12-23 | 多重プロセツサによるデ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5487148A JPS5487148A (en) | 1979-07-11 |
| JPS6041787B2 true JPS6041787B2 (ja) | 1985-09-18 |
Family
ID=15602635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52155289A Expired JPS6041787B2 (ja) | 1977-12-23 | 1977-12-23 | 多重プロセツサによるデ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041787B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0445017Y2 (ja) * | 1985-12-04 | 1992-10-22 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS568982A (en) * | 1979-07-05 | 1981-01-29 | Tamura Electric Works Ltd | Positioning system |
| JPS6292060A (ja) * | 1985-10-18 | 1987-04-27 | Fujitsu Ltd | 並列処理システム |
| JP5636276B2 (ja) * | 2010-12-27 | 2014-12-03 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1977
- 1977-12-23 JP JP52155289A patent/JPS6041787B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0445017Y2 (ja) * | 1985-12-04 | 1992-10-22 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5487148A (en) | 1979-07-11 |
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