JPS6292060A - 並列処理システム - Google Patents
並列処理システムInfo
- Publication number
- JPS6292060A JPS6292060A JP23242585A JP23242585A JPS6292060A JP S6292060 A JPS6292060 A JP S6292060A JP 23242585 A JP23242585 A JP 23242585A JP 23242585 A JP23242585 A JP 23242585A JP S6292060 A JPS6292060 A JP S6292060A
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- processing
- processing unit
- cpu
- apl
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
夫々所定のプログラムに従って関連のある処理を実行す
る２つの処理ユニットを備えたシステムにおいて、各処
理ユニットでメイン、サブの関係を自由に設定できるよ
うにするため、この２つの処理ユニットで、自己の状態
ステータスの書込み及びこの書込んだ状態ステータスの
他方の処理ユニットでの読出しが相互に可能な共有記憶
手段を設けた。
る２つの処理ユニットを備えたシステムにおいて、各処
理ユニットでメイン、サブの関係を自由に設定できるよ
うにするため、この２つの処理ユニットで、自己の状態
ステータスの書込み及びこの書込んだ状態ステータスの
他方の処理ユニットでの読出しが相互に可能な共有記憶
手段を設けた。
［産業上の利用分野］
本発明は、夫々所定のプログラムに従って関連ある処理
を実行する２つの処理ユニットを備えた並列処理システ
ムに関する。
を実行する２つの処理ユニットを備えた並列処理システ
ムに関する。
［従来の技術］
従来、この種の並列処理システムとしては、一方の処理
ユニットをメインとし、他方の処理ユニットをサブとし
て構成するのが一般的である。そして、これらの処理ユ
ニットが夫々関連ある処理を実行する場合、サブの処理
ユニットはメインの処理ユニットからのコマンドに従っ
て所定の処理を行なうようにしている。
ユニットをメインとし、他方の処理ユニットをサブとし
て構成するのが一般的である。そして、これらの処理ユ
ニットが夫々関連ある処理を実行する場合、サブの処理
ユニットはメインの処理ユニットからのコマンドに従っ
て所定の処理を行なうようにしている。
このようなシステムでは、例えばシステム電源投入時、
或いはシステムリセット時等において、各処理ユニット
は初期設定処理を行なうが、その際、双方の処理ユニッ
トでの初期設定が完了しなければ、各処理ユニットで関
連ある処理を実行することができない。そのため、従来
、システムリセット時等において、サブの処理ユニット
は初期設定を終えると共有メモリ上にステータスを示し
、メインの処理ユニットからのコマンド待ち状態になる
一方、メインの処理ユニットは初期設定後、共有メモリ
上の上記ステータスに基づいてサブの処理ユニットが実
行可能な状態（Ｒｅａｄｙ状態）にあることを確認した
うえで、サブ処理ユニットにコマンドを与える等通常の
処理を行なう。そして、サブの処理ユニットは当該コマ
ンドに従う等の処理を行ない、各処理ユニットは夫々で
′関連ある処理を実行してゆく。
或いはシステムリセット時等において、各処理ユニット
は初期設定処理を行なうが、その際、双方の処理ユニッ
トでの初期設定が完了しなければ、各処理ユニットで関
連ある処理を実行することができない。そのため、従来
、システムリセット時等において、サブの処理ユニット
は初期設定を終えると共有メモリ上にステータスを示し
、メインの処理ユニットからのコマンド待ち状態になる
一方、メインの処理ユニットは初期設定後、共有メモリ
上の上記ステータスに基づいてサブの処理ユニットが実
行可能な状態（Ｒｅａｄｙ状態）にあることを確認した
うえで、サブ処理ユニットにコマンドを与える等通常の
処理を行なう。そして、サブの処理ユニットは当該コマ
ンドに従う等の処理を行ない、各処理ユニットは夫々で
′関連ある処理を実行してゆく。
［発明が解決しようとする問題点］
ところで、上記のような従来の技術は、固定的に定めた
メインの処理ユニットがサブの処理ユニットの状態を知
り得る構成となっているだけで、各処理ユニットのメイ
ン、サブが固定的でないシステムについて回答考慮され
たものではない。
メインの処理ユニットがサブの処理ユニットの状態を知
り得る構成となっているだけで、各処理ユニットのメイ
ン、サブが固定的でないシステムについて回答考慮され
たものではない。
このため、例えば、本願発明者等が提案するＰＯＳシス
テム、具体的には、主に演算処理を行なう処理ユニツ１
−（以下、ＡＰＬ・ＣＰＵという）とプリンタ、キーボ
ード等との入出力制御を行なう処理ユニット（以下、Ｓ
ＹＳ −ＣＰＵという）とを有し、通常はＡＰＬ−ＣＰ
ＩＪがメイン、ＳＹＳ −ＣＰｔＪがサブになる一方、
システム電源投入時等にプリンタ、キーボード等の端末
チェックを行なう際、５ＹＳ−ＯＰりをメイン、ＡＰＬ
−ＣＰＵをサブに切換えようとするものでは上記従来の
技術がそのまま適用できない。
テム、具体的には、主に演算処理を行なう処理ユニツ１
−（以下、ＡＰＬ・ＣＰＵという）とプリンタ、キーボ
ード等との入出力制御を行なう処理ユニット（以下、Ｓ
ＹＳ −ＣＰＵという）とを有し、通常はＡＰＬ−ＣＰ
ＩＪがメイン、ＳＹＳ −ＣＰｔＪがサブになる一方、
システム電源投入時等にプリンタ、キーボード等の端末
チェックを行なう際、５ＹＳ−ＯＰりをメイン、ＡＰＬ
−ＣＰＵをサブに切換えようとするものでは上記従来の
技術がそのまま適用できない。
そこで、本発明の課題は、２つの処理ユニットで、相互
に他方の処理ユニットの状態を知り得るようにすること
である。
に他方の処理ユニットの状態を知り得るようにすること
である。
上記技術的課題を解決するための手段は、２つの処理ユ
ニットで、自己の状態ステータスの書込み及びこの虫込
んだ状態ステータスの他方の処理ユニットでの読出しが
相互に可能な共有記憶手段を設けるようにしたものであ
る。
ニットで、自己の状態ステータスの書込み及びこの虫込
んだ状態ステータスの他方の処理ユニットでの読出しが
相互に可能な共有記憶手段を設けるようにしたものであ
る。
［作用］
例えば、システム電源投入時において、各処理ユニット
の双方が夫々の状態ステータスを共有記憶手段に書込ん
だ模、夫々初期設定処理を行なう。そして、メインとな
るべき処理ユニットは共有記憶手段内の他方の処理ユニ
ットに関する状態ステータスに基づいて当該他方の処理
ユニットのＲｅａｄ’ｌ状態を確認する。尚、サブとな
るべき処理ユニットは上記初期設定が完了した後、他方
の処理ユニットからのコマンド待ち状態となる。その後
、メインとなるべき処理ユニットがサブとなるべき処理
ユニットにコマンドを与え、各処理ユニットは夫々関連
のある処理を実行してゆく。
の双方が夫々の状態ステータスを共有記憶手段に書込ん
だ模、夫々初期設定処理を行なう。そして、メインとな
るべき処理ユニットは共有記憶手段内の他方の処理ユニ
ットに関する状態ステータスに基づいて当該他方の処理
ユニットのＲｅａｄ’ｌ状態を確認する。尚、サブとな
るべき処理ユニットは上記初期設定が完了した後、他方
の処理ユニットからのコマンド待ち状態となる。その後
、メインとなるべき処理ユニットがサブとなるべき処理
ユニットにコマンドを与え、各処理ユニットは夫々関連
のある処理を実行してゆく。
［発明の実施例］
以下、本発明の実施例を図面に基づいて説明する。
第１図は本発明に係る並列処理システムの一例を示すブ
ロック図である。この例は前述したような本願発明者等
が提案するＰＯＳシステムである。
ロック図である。この例は前述したような本願発明者等
が提案するＰＯＳシステムである。
同図に８３いて、１０は主に演算処理を行なうＡＰＬ−
ＣＰＵであり、このＡＰＬ−ＣＰＵ１０はマイクロプロ
セッサ（ＭＰＵ）１１、ＲＯＭ１３、ＲＡＭ１２を有す
ると共に上位装置（図示せず）内のメインメモリに対し
て直接アクセスするＤＭＡ制御部１４を有した構成とな
っている。２ｏはキーボード、プリンタ等の入出力制御
を行なうためのＳＹＳ −ＣＰＵであり、この５ＹＳ−
ＣＰＵ２０はマイクロプロセッサ（ＭＰＵ）２１、ＲＯ
Ｍ２２及びＤＭＡ制御部２３を有した構成となる一方、
更に、上記ＡＰＬ−ＣＰＵ１０による書込み、読出し、
及び当該５ＹＳ−ＣＰＵ２０による書込み、読出しが可
能となる共通レジスタ２４を備えたものとなっている。
ＣＰＵであり、このＡＰＬ−ＣＰＵ１０はマイクロプロ
セッサ（ＭＰＵ）１１、ＲＯＭ１３、ＲＡＭ１２を有す
ると共に上位装置（図示せず）内のメインメモリに対し
て直接アクセスするＤＭＡ制御部１４を有した構成とな
っている。２ｏはキーボード、プリンタ等の入出力制御
を行なうためのＳＹＳ −ＣＰＵであり、この５ＹＳ−
ＣＰＵ２０はマイクロプロセッサ（ＭＰＵ）２１、ＲＯ
Ｍ２２及びＤＭＡ制御部２３を有した構成となる一方、
更に、上記ＡＰＬ−ＣＰＵ１０による書込み、読出し、
及び当該５ＹＳ−ＣＰＵ２０による書込み、読出しが可
能となる共通レジスタ２４を備えたものとなっている。
３０はインタフェース制御部であり、このインタフェー
ス制御部３０は、５ＹＳ−Ｃ１）Ｕ３Ｏが利用するＲＡ
Ｍ３’ｌ 、及びキーボード装置、プリンタ装置、ディ
スプレイ装置、バーコ−ドリーダ夫々のインタフェース
を行なうキーボードインタフェース３２、プリンタイン
タフェース３３、ディスプレイインタフェース３４、バ
コードリーダインタフェース３５を有する他、上位装置
との間の回線のインタフェースを行なう回線インタフェ
ース３６及び情報送受信用のレシーバ／ドライバ（ＤＲ
／ＲＶ）３７を有した構成となっている。そして、５Ｙ
Ｓ−ＣＰＵ２０はこのインタフェースυ】一部３０を介
してプリンタ装置、ディスプレイ装置等の端末装置の制
御を行なうと共に、上位装置との間の情報伝送制御等を
行なうようになっている。
ス制御部３０は、５ＹＳ−Ｃ１）Ｕ３Ｏが利用するＲＡ
Ｍ３’ｌ 、及びキーボード装置、プリンタ装置、ディ
スプレイ装置、バーコ−ドリーダ夫々のインタフェース
を行なうキーボードインタフェース３２、プリンタイン
タフェース３３、ディスプレイインタフェース３４、バ
コードリーダインタフェース３５を有する他、上位装置
との間の回線のインタフェースを行なう回線インタフェ
ース３６及び情報送受信用のレシーバ／ドライバ（ＤＲ
／ＲＶ）３７を有した構成となっている。そして、５Ｙ
Ｓ−ＣＰＵ２０はこのインタフェースυ】一部３０を介
してプリンタ装置、ディスプレイ装置等の端末装置の制
御を行なうと共に、上位装置との間の情報伝送制御等を
行なうようになっている。
このようなシステムにおいて、例えばシステム電源投入
時に、ＡＰＬ−ＣＰｔＪｌｏの処理は例えば第２図に示
すフローに従って行なわれる一方、５ＹＳ−ＣＰＵ２０
の処理は例えば第３図に示すフローに従って行なわれる
。
時に、ＡＰＬ−ＣＰｔＪｌｏの処理は例えば第２図に示
すフローに従って行なわれる一方、５ＹＳ−ＣＰＵ２０
の処理は例えば第３図に示すフローに従って行なわれる
。
まず、ＡＰＬ−ＣＰＵ１０についてみると（第２図参照
）、共通レジスタ２４に初期設定実行中を示すフラグを
オンする（ＩＮＴ８ＳＹＯＮ・・・１−１）。その後、
ＲＯＭ１３の内部チェック（１−２） 、ＲＡＭ１２の
内部チェック（１−３＞等の初期設定処理を行ない、そ
の初期設定処理が終了した時点で、上記共通レジスタ２
４の当該ＡＰＬ側のフラグをオフする（ＩＮＴＢＳＹ
ＯＦＦ・・・１−４）。そして、後述するような共通
レジスタ２４におけるＳＹＳ側のフラグがオフ状態とな
るか否かを確認しく １−５）、当該ＳＹＳ側のフラ
グがオフ状態となれば、ＲＯＭ１３に格納されたプログ
ラムに従って通常の処理を行なう。
）、共通レジスタ２４に初期設定実行中を示すフラグを
オンする（ＩＮＴ８ＳＹＯＮ・・・１−１）。その後、
ＲＯＭ１３の内部チェック（１−２） 、ＲＡＭ１２の
内部チェック（１−３＞等の初期設定処理を行ない、そ
の初期設定処理が終了した時点で、上記共通レジスタ２
４の当該ＡＰＬ側のフラグをオフする（ＩＮＴＢＳＹ
ＯＦＦ・・・１−４）。そして、後述するような共通
レジスタ２４におけるＳＹＳ側のフラグがオフ状態とな
るか否かを確認しく １−５）、当該ＳＹＳ側のフラ
グがオフ状態となれば、ＲＯＭ１３に格納されたプログ
ラムに従って通常の処理を行なう。
また、上記のようなＡＰＬ−ＣＰＵ１０の処理の過程で
同時に５ＹＳ−ＣＰＵ２０は次のような処理を行なう（
第３図参照）。共通レジスタ２４に初期設定実行中を示
すフラグをオンしくＩＮＴＢＳＹ ＯＮ・・・２−１
＞、内部の各ＬＳｉやインタフェース制御部３０の各１
１０装置制御用のＬＳｉの初期設定を行なう（２−２）
。
同時に５ＹＳ−ＣＰＵ２０は次のような処理を行なう（
第３図参照）。共通レジスタ２４に初期設定実行中を示
すフラグをオンしくＩＮＴＢＳＹ ＯＮ・・・２−１
＞、内部の各ＬＳｉやインタフェース制御部３０の各１
１０装置制御用のＬＳｉの初期設定を行なう（２−２）
。
この初期設定処理の終了後、後述するような所定のテス
ト実行操作が行なわれなければ（２−３）上記共通レジ
スタ２４の当該Ｓ Ｙ Ｓ側のフラグをオフしくｒＮＴ
ＢｓＹ ０ＦＦ−２−４）、ＡＰＬ−ＣＰＵ１０から
のコマンド持ち状態となる（ ２−５）。
ト実行操作が行なわれなければ（２−３）上記共通レジ
スタ２４の当該Ｓ Ｙ Ｓ側のフラグをオフしくｒＮＴ
ＢｓＹ ０ＦＦ−２−４）、ＡＰＬ−ＣＰＵ１０から
のコマンド持ち状態となる（ ２−５）。
上記のようなＡＰＬ−ＣＰＵ１０とＳＹＳ・ＣＰＵ２０
の作動は、ＡＰＬ・ＣＰＵ１０をメイン、５ＹＳ−ＣＰ
Ｕ２０をサブとした場合の作動であり、５ＹＳ−ＣＰＵ
２０Ｇ けるステップ（２−４）に従って共通レジスタ２４のＳ
ＹＳ側フラグをオフすると、前述したようにＡＰＬ−Ｃ
ＰＵ１０はそれを受けて（第２図におけるステップ１−
５）通常のプログラムに従った処理を行なうが、その過
程で、ＳＹＳ・ＣＰＵ２０に対してコマンドが送られ、
５ＹＳ−ＣＰＵ２０は当該コマンドに従ってプログラム
の実行を行なう。それにより、ＡＰＬ−ＣＰＵ１０及び
５ＹＳ−ＣＰＵ２０は夫々関連のある処理を実行する。
の作動は、ＡＰＬ・ＣＰＵ１０をメイン、５ＹＳ−ＣＰ
Ｕ２０をサブとした場合の作動であり、５ＹＳ−ＣＰＵ
２０Ｇ けるステップ（２−４）に従って共通レジスタ２４のＳ
ＹＳ側フラグをオフすると、前述したようにＡＰＬ−Ｃ
ＰＵ１０はそれを受けて（第２図におけるステップ１−
５）通常のプログラムに従った処理を行なうが、その過
程で、ＳＹＳ・ＣＰＵ２０に対してコマンドが送られ、
５ＹＳ−ＣＰＵ２０は当該コマンドに従ってプログラム
の実行を行なう。それにより、ＡＰＬ−ＣＰＵ１０及び
５ＹＳ−ＣＰＵ２０は夫々関連のある処理を実行する。
一方、第３図に示す５ＹＳ−ＣＰＵ２０の処理過程で、
所定のテスト実行操作、例えばキーボードからの予め定
めた所定キー人力があれば（２−３） 、当該５ＹＳ−
ＣＰＵ２０Ｇ、を共通レジスタ２４におけるＡＰＬ側の
フラグがオフ状態となっているか否かを確認しく ２−
６） 、当該ＡＰ Ｌ側のフラグがオフ状態となってい
れば、各種端末ヂエツク等のテスト処理（以下、テスト
プロという）を実行する（ ２−７）。このテストプロ
は、例えば各ｉ１０制御しＳｉの動作試験、ＳＹＳ側、
ＡＰＬ側でのメモリの読出し及び書込み試験等を行なう
ものであるが、その過程でＳＹＳ側のフラグ確認作動（
第２図におけるステップ１−５）を行なっているＡＰＬ
−ＣＰＬｌｌｏには５ＹＳ−ＣＰＵ２０Ｇ置 り、ＡＰＬ−ＣＰＵ１０も当該テストプロの一部を実行
する。即ち、当該テストプロの処理は５ＹＳ−ＣＰＵ２
０がメイン、ＡＰＬ −ＣＰＵ１０がサブとして実行さ
れる。
所定のテスト実行操作、例えばキーボードからの予め定
めた所定キー人力があれば（２−３） 、当該５ＹＳ−
ＣＰＵ２０Ｇ、を共通レジスタ２４におけるＡＰＬ側の
フラグがオフ状態となっているか否かを確認しく ２−
６） 、当該ＡＰ Ｌ側のフラグがオフ状態となってい
れば、各種端末ヂエツク等のテスト処理（以下、テスト
プロという）を実行する（ ２−７）。このテストプロ
は、例えば各ｉ１０制御しＳｉの動作試験、ＳＹＳ側、
ＡＰＬ側でのメモリの読出し及び書込み試験等を行なう
ものであるが、その過程でＳＹＳ側のフラグ確認作動（
第２図におけるステップ１−５）を行なっているＡＰＬ
−ＣＰＬｌｌｏには５ＹＳ−ＣＰＵ２０Ｇ置 り、ＡＰＬ−ＣＰＵ１０も当該テストプロの一部を実行
する。即ち、当該テストプロの処理は５ＹＳ−ＣＰＵ２
０がメイン、ＡＰＬ −ＣＰＵ１０がサブとして実行さ
れる。
上記のように本実施例によれば、ＡＰＬ−ＣＰＵ１０及
び５ＹＳ−ＣＰＵ２０において、電源投入時に初期設定
処理を行なっている間だけ、共通レジスタ２４に夫々フ
ラグをオンするようにしているため、ＡＰＬ−ＣＰＵ１
０がＳＹＳ側のフラグを確認することにより、ＡＰＬ側
をメイン、ＳＹＳ側をサブとした通常の処理の実行が可
能となり、また、ＳＹＳ側をメイン、ＡＰＬ側をサブと
したテストプロの実行も可能となる。
び５ＹＳ−ＣＰＵ２０において、電源投入時に初期設定
処理を行なっている間だけ、共通レジスタ２４に夫々フ
ラグをオンするようにしているため、ＡＰＬ−ＣＰＵ１
０がＳＹＳ側のフラグを確認することにより、ＡＰＬ側
をメイン、ＳＹＳ側をサブとした通常の処理の実行が可
能となり、また、ＳＹＳ側をメイン、ＡＰＬ側をサブと
したテストプロの実行も可能となる。
［発明の効果コ
以上説明してきたように、本発明によれば、２つの処理
ユニットで、自己の状態ステータスの寝込み及びこの書
込んだ状態ステータスの他方の処理ユニットでの読出し
が相互に可能な共有記憶手段を設けるようにしたため、
各処理ユニットで夫々他方の処理ユニットの状態を知る
ことができるようになる。従って、各処理ユニッ１〜が
夫々関連ある処理を実行する際に、メイン、サブの関係
を固定的に定める必要性がなくなり、更に多様な処理が
可能となるシステムが実現できる。
ユニットで、自己の状態ステータスの寝込み及びこの書
込んだ状態ステータスの他方の処理ユニットでの読出し
が相互に可能な共有記憶手段を設けるようにしたため、
各処理ユニットで夫々他方の処理ユニットの状態を知る
ことができるようになる。従って、各処理ユニッ１〜が
夫々関連ある処理を実行する際に、メイン、サブの関係
を固定的に定める必要性がなくなり、更に多様な処理が
可能となるシステムが実現できる。
第１図は本発明に係る並列処理システムの一例を示すブ
ロック図、第２図は電源投入時におけるＡＰＬ −ＣＰ
Ｕの処理フローを示すフローチャート、第３図は電源投
入時におけるＳＹＳ・ＣＰＵの処理フローを示すフロー
チャートである。 １０・・・主に演算処理を行なう処理ユニット（ＡＰＬ
−ＣＰＵ） １１・・・マイクロプロセッサ（ＭＰｔＪ）１２・・・
ＲＡＭ １３・・・ＲＯＭ １４・・・ＤＭＡ制御部 ２０・・・入出力制御を行なう処理ユニット（ＳＹＳ−
ＣＰＵ） ２１・・・マイクロプロセッサ（ＭＰＵ）２２・・・Ｒ
ＯＭ ２３・・・ＤＭＡ制御部 ２４・・・共通レジスタ ３０・・・インタフェース制御部 重シ原収入晴１；玉、＋７３ＡＰＬＣＰＵの処逼璽フロ
ー第２図 電ＳＲ−ｍ 八１ｅ（Ｊ＞’１ｊａＳＹＳ、ＣＰＵ ｆ
ｒ処纜フロー第３図
ロック図、第２図は電源投入時におけるＡＰＬ −ＣＰ
Ｕの処理フローを示すフローチャート、第３図は電源投
入時におけるＳＹＳ・ＣＰＵの処理フローを示すフロー
チャートである。 １０・・・主に演算処理を行なう処理ユニット（ＡＰＬ
−ＣＰＵ） １１・・・マイクロプロセッサ（ＭＰｔＪ）１２・・・
ＲＡＭ １３・・・ＲＯＭ １４・・・ＤＭＡ制御部 ２０・・・入出力制御を行なう処理ユニット（ＳＹＳ−
ＣＰＵ） ２１・・・マイクロプロセッサ（ＭＰＵ）２２・・・Ｒ
ＯＭ ２３・・・ＤＭＡ制御部 ２４・・・共通レジスタ ３０・・・インタフェース制御部 重シ原収入晴１；玉、＋７３ＡＰＬＣＰＵの処逼璽フロ
ー第２図 電ＳＲ−ｍ 八１ｅ（Ｊ＞’１ｊａＳＹＳ、ＣＰＵ ｆ
ｒ処纜フロー第３図
Claims (1)
- 【特許請求の範囲】 夫々所定のプログラムに従つて関連ある処理を実行する
２つの処理ユニットを備えたシステムであつて、 この２つの処理ユニットで、自己の状態ステータスの書
込み及びこの書込んだ状態ステータスの他方の処理ユニ
ットでの読出しが相互に可能な共有記憶手段を設けたこ
とを特徴とする並列処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23242585A JPS6292060A (ja) | 1985-10-18 | 1985-10-18 | 並列処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23242585A JPS6292060A (ja) | 1985-10-18 | 1985-10-18 | 並列処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6292060A true JPS6292060A (ja) | 1987-04-27 |
| JPH0323942B2 JPH0323942B2 (ja) | 1991-04-02 |
Family
ID=16939062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23242585A Granted JPS6292060A (ja) | 1985-10-18 | 1985-10-18 | 並列処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6292060A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0554045A (ja) * | 1991-08-28 | 1993-03-05 | Nec Corp | Ｐｏｓターミナル装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5449827U (ja) * | 1977-09-14 | 1979-04-06 | ||
| JPS5487148A (en) * | 1977-12-23 | 1979-07-11 | Nec Corp | Data processing system by multiplex processor |
-
1985
- 1985-10-18 JP JP23242585A patent/JPS6292060A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5449827U (ja) * | 1977-09-14 | 1979-04-06 | ||
| JPS5487148A (en) * | 1977-12-23 | 1979-07-11 | Nec Corp | Data processing system by multiplex processor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0554045A (ja) * | 1991-08-28 | 1993-03-05 | Nec Corp | Ｐｏｓターミナル装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0323942B2 (ja) | 1991-04-02 |
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