SU1377784A1 - Устройство функционального контрол логических блоков - Google Patents

Abstract

Изобретение может быть использовано в качестве отладочного стенда на этапе логического проектировани  цифровой аппаратуры. Цель изобретени  - повышение быстродействи  и расширение функциональных возможностей устройства. Устройство содержит программный вычислительный блок 1, блок 2 управлени , регистр 4 стимулирующего кода, формирователи 5.1...5.п входных сигналов, контактнчй блок 6, блок 7 контрольных уровней, компараторы 8.1...8.П, регистр 9 кода откликов . В устройство введен блок 10 управлени  регистром кода, включающий логический дискриминатор 17, ре- гyлиpye влй блок 18 задержки, RS-триг- гер 19, элемент ИЛИ 20 и адресный блок 12, состо щий из многовходового элемента И 13, элемента ШШ 14, регистра 15 и счетчика 16. Введены также запоминающие блоки 3 и 11 стимулирующего кода и кода откликов, что увеличивает скорость ввода-вывода сигналов теста. 2 ил. t табл. « (Л

Description

со

00

4

Изобретение относитс  к контроль- но-измерительной технике электронной промышленности и может быть использовано в качестве отладочного стенда на этапе логического проектировани  цифровой аппаратуры.

Целью изобретени   вл етс  повышение быстродействи  и расширение функциональных возможностей за счет увеличени  скорости ввода-вывода сигналов теста.

На .фиг. 1 изображена блок-схема предлагаемого устройства; на фиг. 2 - диаграммы его работы.

Устройство содержит программный вычислительный блок 1 (ЭВМ), блок 2 управлени , запоминающий блок 3 сти- мулируюш;его кода, регистр 4 стимулирующего кода, формирователи 5.1-5.П входных сигналов, контактный блок 6, блок 7 контрольных уровней, компараторы 8.1-8.п, регистр 9 кода откли137

20 вательности. В блок 10 управлени  р гистром кода -откликов нанос тс  дан ные о необходимой величине задержки блока 18, а в блок 7 контрольных уровней - данные об амплитудах вход

ков, блок 10 управлени  регистром кода откликов, запоминающий блок 11 ко-25 ного и опорного сигналов. При этом

распределение информации между названными блоками осуществл етс  дешифратором команд блока 2 управлени

да откликов, адресный блок 12, состо щий из многовходового элемента И 13, элемента ИЛИ 14, регистра 15 и счетчика 16.

Блок 10 управлени  регистром кода откликов содержит логический дискриминатор 17, регулируемый блок 18 задержки, RS-триггер 19 и элемент ШШ 20.

Блок 2 управлени  содержит управ- л емьш тактовый генератор, логический узел, дешифратор команд и устройство св зи с ЭВМ (не показано). Вьпсо- ды контактного блока 6 соединены с входами компараторов 8.1-8.П, выходы которых соединены с информационньми входами регистра 9 кода откликов, управл ющий вход которого соединен с выходом блока 10 управлени  регистром кода откликов, а выход - с входом запоминающего блока 11 кода откликов , адресные входы которого соединены с вторыми выходами адресного блока 12, вход управлени  записью - с третьим выходом блока 2 управлени , а выход - с входом программного вычислительного блока 1, выход которого соединен с информационным входом запоминающего блока 3 стимулирующего кода, вход управлени  записью которого соединен с четвертым выходом блока 2 управлени , адресный вход - с первым вькодом адресного блока 12, а выход - с информа

77842

ционным входом регистра Д стимулирующего кода, выход которого соединен с входами формирователей 5.1-5.П входных сигналов, другой вход которых соединен с вторым входом блока 7 контрольных уровней, а выход - с входами контактного блока 6.

Устройство работает следзшзщим разом. .

Перед подключением испытуемой схемы к контактному блоку 6 с помощью ЭВМ 1 и блока 2 управлени  в узлы и блоки устройства занос тс  данные,

15 необходимые дл  работы теста. В запоминающий блок 3 стимулирующего кода по адресам, заносимым в счетчик 16 адресного блока, записываетс  требуемое количество слов тестовой последо20 вательности. В блок 10 управлени  регистром кода -откликов нанос тс  данные о необходимой величине задержки блока 18, а в блок 7 контрольных уровней - данные об амплитудах вход25 ного и опорного сигналов. При этом

5 ного и опорного сигналов. При этом

0

5

0

распределение информации между названными блоками осуществл етс  дешифратором команд блока 2 управлени .

После окончани  подготовительных операций и подключени  испытуемой схемы к контактному блоку ЭВМ заносит в счетчик 16 код адреса первого слова тестовой последовательности и выдает команду Начало цикла, после получени  которой в момент t, запускаетс  тактовый генератор блока 2 управлени  (фиг.2а). По спаду сигнала генератора блок 2 управлени  формирует строб-импульс (фиг.26), постук пающий на управл ющий вход регистра 4 стимулирующего кода, вход R триггера 1 9 и на один из входов элемента ИЛИ -14. При этом по фронту названного импульса содержимое счетчика 16 (фиг.2в) передаетс  регистр 15 (фиг.2г), а в регистр 4 стимулирую-, щего кода из запоминающего блока 3 заноситс  первое слово тестовой последовательности (фиг.2д). По спаду строб-импульса содержимое счетчика 16 увеличиваетс  на единицу, и на выходах запоминающего блока 3 спуст  некоторое врем  по вл етс  второе слово стимулирующего кода. Благодар  такой организации работы адресного блока по вл етс  возможность совместить относительно длительный процесс выборки очередного слова тестовой последовательности с процессом рас0

5

пространени  стимулирующих сигналов в испытуемой схеме, что способствует повьшению быстродействи  устройства

В ответ на воздействие входньпс стимулируюпрпс сигналов испытуема  схема спуст  некоторое врем  выраба- тьгоает сигналы откликов, уровни которых при помощи компараторов 8.1-8.П сравниваютс  с заданными блоком 7. При этом сигн,ал на выходе компаратора имеет значение 1, если сигнал отклика больше заданного уровн , и значение О в противном случае.

Нормализованные сигналы с выходов компараторов поступают затем на входы регистра 9 кода откликов, выполненного на триггерах типа защелка При этом регистр производит трансл цию поступившей информации на свой выходы, котора  разрешена при отсутствии сигнала блокировки на его управл кицем входе, что имеет место в исходном состо нии. Одновременно с процессом распространени  сигналов в регистре 9 в блоке 10 управлени , куда также поступают сигналы откликов , происходит следующее.

Допустим, что выходной сигнал с одного из компараторов в момент t имеет непредусмотренный всплеск, возникший в результате риска или сост зани  в испытуемой схеме (фиг.2е). При этом срабатьшает логический дискриминатор 17, реагирующий на любое изменение состо ни  его входов. Им- пульс с выхода дискриминатора (фиг.2ж), пройд  регулируемый блок 18 задержки и элемент ИЛИ 20, поступает на управл ющий вход регистра кода откликов , блокиру  изменение информации в последнем. Сигнал с вькода триггера 19, установленного импульсом с дискриминатора в единичное состо ние, обеспечивает сохранение блокирующ.го сигнала на выходе элемента ИЛИ 20 до момента выдачи второго слова стимулирующего кода, когда названный триггер будет сброшен в О (фиг.2з).

С приходом фронта тактового импульса генератора блок 2 управлени  вырабатывает импульс записи кода откликов , поступающий на управл ющий вход запоминающего блока 11 (фиг.2и) Информаци  об откликах, включа  непредусмотренные , асинхронным спосо- бом зафиксированна  в регистре 9, заноситс  в пам ть, причем по тому же адресу, по которому в запоминаю

, ю

15 20 5

о 5

0 5

0

5

щем блоке 3 хранитс  соответствующее слово стимулирующего кода. Далее, по спаду тактового импульса генератора блок управлени  снова формирует строб-импульс занесени  информации в регистр стимулирующего кода , и описанный процесс повтор етс .

Так продолжаетс  до тех пор, пока в регистре 15 адресного блока не окажетс  код адреса последней  чейки запоминакнцего блока 11, состо щий из одних единиц. При этом срабатывает многовходчвый элемент И 13, сигнал с выхода которого вызывает прекращение работы тактового генератора блока 2 управлени  непосредственно после того, как будет выдан импульс записи кода откликов в последнкио  чейку. После получени  соответствующего сообщени  об окончании цикла ЭВМ снова заносит в счетчик 16 код начального адреса и выдает команду Чтение. В ответ на приход последней блок 2 управлени  формирует стро- бирующий сигнал, поступающий на второй вход элемента ИЛИ 14. При этом происходит передача кода адреса из счетчика 16 в регистр 15, а на выходах запоминающего блока 11 по вл етс  соответствующа  этому адресу информаци . Содержимое счетчика 16 увеличиваетс  на единицу, а ЭВМ, прин в первое слово кода откликов, производит аналогичное обращение за вторым, потом за третьим и так до тех пор, пока не будет считано все Содержимое запоминающего блока 11.

Если в ходе анализа результатов теста будет установлено их полное соответствие ожидаемым, то с целью повьш1ени  достоверности тест необходимо многократно повторить, каждый раз уменьша  величину задержки блока 18. При этом возможно по вление отличий, св занных, как с задержками сигналов откликов относительно друГ друга, так и с наличием критических режимов в испытуемой схеме. Вы вление последних иллюстрируетс  с помощью таблищ 1, в которой помещены результаты двух тестов из п ти шагов ПО выводам А, В и С испытуемой схемы, причем второму из них соответствует меньша  величина задержки блока 18.

Как видно из таблицы, по вление других результатов во втором тесте обусловлено задержками сигналов откликов относительно друг друга, причем в данном случае можно также определить, какой отклик по вилс  раньше остальных. Например, на первом шаге отклик по вьгаоду А по вилс  раньше, благодар  чему состо ние вывода А на данном шаге не изменилось . На втором шаге более ранним  вл етс  отклик по выводу В и т.д. При этом по вление единицы по вьгаоду С на третьем шаге второго теста говорит о наличии кратковременного сигнала, подлежащего устранению. Аналогичный анализ проводитс  при всех последзтощих тестах, и в случае полного отсутстви  критических режимов испытуема  схема считаетс  прошедшей контроль.

Формула

13777846

довательно: соединенные логический дискриминатор, регулируемый блок задержки , RS-триггер, первый элемент ИЛИ, входы которого соединены соответственно с выходами RS-триггера и регулируемого блока задержки, первый и второй входы которого соединены соответственно с первым входом блока и с выходом логического дискриминатора , входы которого соединены с вторыми входами блока, третий вход которого соединен с первым входом RS-триггера , второй вход которого соединен с выходом блока регулируемой задержки , выход первого элемента ШШ соединен с выходом блока, адресный блок содержит второй элемент ИЛИ, элемент И, счетчик, регистр, первый вход ко10

15.

20

изобретени 

торого соединен с выходом второго элемента РШИ и первым входом счетчика , второй и третий входы которого соединены с первым и вторым входами блока, а выход - с вторьм входом регистра и с первым выходом блока, вторые выходы которого соединены с выходами регистра и входами элемента И, выход которого соединен с третьим выходом блока, третий и четвертый входы блока соединены с первым и вторым входами второго элемента ШШ, третий и четвертый выходы блока управлени  соединены соответственно с входами управлени  записью запоминающего блока кода откликов и запоминающего блока стимулирующего кода соответственно, п тый выход блока управлени  соединен с первым входом блока управлени  регистром кода откликов , вторые входы которого соединены с выходами соответствующих компараторов , третий вход - с вторым выходом блока управлени , а выход - с управл ющим входом регистра кода откликов, выход которого соединен с информационным входом запоминающего блока кода откликов, выход которого соединен с входом программного вычислительного блока, выход которого соединен с информационным входом запоминающего

Устройство функционального контрол  логических блоков, содержащее программный вычислительный блок, регистр стимулирующего кода, формиро- , ватели входных сигналов, контактный блок дл  подключени  испытуемой схемы , компараторы, регистр кода откликов и блок управлени , первый и второй выходы которого соединены с управл ющими входами блока контрольных уровней и регистра стимулирующего кода соответственно, первый и второй выходы блока контрольных уровней соединены соответственно с первыми входами компараторов и формирователей входных сигналов, выходы контактного блока соединены с вторыми входами компараторов, а входы - с выходами формирователей входных сигналов, вторые вх-оды которых соединены с соответствующими выходами регистра стимулирующего кода, выходы компараторов соединены с соответствующими входами регистра кода откликов, вход-выход блока.управлени  соединен с входом-выходом программного вычислительного блока, отличающеес  тем, что, с целью повыше25

30

35

40

45

торого соединен с выходом второго элемента РШИ и первым входом счетчика , второй и третий входы которого соединены с первым и вторым входами блока, а выход - с вторьм входом регистра и с первым выходом блока, вторые выходы которого соединены с выходами регистра и входами элемента И, выход которого соединен с третьим выходом блока, третий и четвертый входы блока соединены с первым и вторым входами второго элемента ШШ, третий и четвертый выходы блока управлени  соединены соответственно с входами управлени  записью запоминающего блока кода откликов и запоминающего блока стимулирующего кода соответственно, п тый выход блока управлени  соединен с первым входом блока управлени  регистром кода откли ков, вторые входы которого соединены с выходами соответствующих компараторов , третий вход - с вторым выходом блока управлени , а выход - с управл ющим входом регистра кода откликов, выход которого соединен с информационным входом запоминающего блока кода откликов, выход которого соединен с входом программного вычислительного блока, выход которого соединен с информационным входом запоминающего

ни  быстродействи  и расширени  функ-50 блока стимулирующего кода, выход коциональных возможностей за счет увеличени  скорости ввода-вывода сигналов теста и асинхронной регистрации кода откликов, в него введены запо- минаюпщй блок стимулирующего кода, запоминающий блок кода откликов, адресный блок, блок управлени  регистром кода откликов, содержащий после

торого соединен с выходом второго элемента РШИ и первым входом счетчика , второй и третий входы которого соединены с первым и вторым входами блока, а выход - с вторьм входом регистра и с первым выходом блока, вторые выходы которого соединены с выходами регистра и входами элемента И, выход которого соединен с третьим выходом блока, третий и четвертый входы блока соединены с первым и вторым входами второго элемента ШШ, третий и четвертый выходы блока управлени  соединены соответственно с входами управлени  записью запоминающего блока кода откликов и запоминающего блока стимулирующего кода соответственно, п тый выход блока управлени  соединен с первым входом блока управлени  регистром кода откликов , вторые входы которого соединены с выходами соответствующих компараторов , третий вход - с вторым выходом блока управлени , а выход - с управл ющим входом регистра кода откликов, выход которого соединен с информационным входом запоминающего блока кода откликов, выход которого соединен с входом программного вычислительного блока, выход которого соединен с информационным входом запоминающего

торого соединен с информационным входом регистра стимулирующего кода, шестой, седьмой и восьмой выходы блока управлени  соединены соответственно с первым, вторым и третьим входами адресного блока, четвертый вход которого соединен с.вторым вы- хоДом блока управлени , первый и вто713777848

рой выходы адресного олока соединены ными входами запоминающего блока ко- с адресными входами запоминающего да откликов, а третий выход - с вхо- блока стимулирующего кода и с адрес- дом блока управлени .

Claims (1)

1. Формула изобретения

   Устройство функционального контроля логических блоков, содержащее программный вычислительный блок, ре- 25 гистр стимулирующего кода, формиро- . ватели входных сигналов, контактный блок для подключения испытуемой схемы, компараторы, регистр кода откликов и блок управления, первый и второй выходы которого соединены с управляющими входами блока контрольных уровней и регистра стимулирующего кода соответственно, первый и второй выходы блока контрольных уровней соединены соответственно с первыми 35 входами компараторов и формирователей входных сигналов, выходы контактного блока соединены с вторыми входами компараторов, а входы - с выходами формирователей входных сигналов, вторые входы которых соединены с соответствующими выходами регистра стимулирующего кода, выходы компараторов соединены с соответствующими входами регистра кода откликов, вход-выход блока.управления соединен с входом-выходом программного вычислительного блока, отличающееся тем, что, с целью повышения быстродействия и расширения функ-50 циональных возможностей за счет увеличения скорости ввода-вывода сигналов теста и асинхронной регистрации кода откликов, в него введены запоминающий блок стимулирующего кода, запоминающий блок кода откликов, адресный блок, блок управления регистром кода откликов, содержащий после довательно; соединенные логический дискриминатор, регулируемый блок задержки, RS-триггер, первый элемент ИЛИ, входы которого соединены соответственно с выходами RS-триггера и регулируемого блока задержки, первый и второй входы которого соединены соответственно с первым входом блока и с выходом логического дискриминатора, входы которого соединены с вторыми входами блока, третий вход которого соединен с первым входом RS-триггера, второй вход которого соединен с выходом блока регулируемой задержки, выход первого элемента ИЛИ соединен с выходом блока, адресный блок содержит второй элемент ИЛИ, элемент И, счетчик, регистр, первый вход которого соединен с выходом второго элемента ИЛИ и первым входом счетчика, второй и третий входы которого соединены с первым и вторым входами блока, а выход - с вторым входом регистра и с первым выходом блока, вторые выходы которого соединены с выходами регистра и входами элемента И, выход которого соединен с третьим выходом блока, третий и четвертый входы блока соединены с первым и вторым входами второго элемента ИЛИ, третий и четвертый выходы блока управления соединены соответственно с входами управления записью запоминающего блока кода откликов и запоминающего блока стимулирующего кода соответственно, пятый выход блока управления соединен с первым входом блока управления регистром кода откликов, вторые входы которого соединены с выходами соответствующих компараторов, третий вход - с вторым выходом блока управления, а выход - с управляющим входом регистра кода откликов, выход которого соединен с информационным входом запоминающего блока кода откликов, выход которого соединен с входом программного вычислительного блока, выход которого соединен с информационным входом запоминающего блока стимулирующего кода, выход которого соединен с информационным входом регистра стимулирующего кода, шестой, седьмой и восьмой выходы блока управления соединены соответственно с первым, вторым и третьим входами адресного блока, четвертый вход которого соединен с вторым выходом блока управления, первый и вто7

   1377784 8 рой выходы адресного олока соединены с адресными входами запоминающего блока стимулирующего кода и с адрес ными входами запоминающего блока ко да откликов, а третий выход - с вхо дом блока управления.

   Вывод Тест 1 Тест 2 • Шаг Шаг 1 2 3 4 5 _н г г:

   А 10 10

   0 11

   Фиг. 2