SU1667071A1 - Устройство управлени обращени ми - Google Patents

Устройство управлени обращени ми Download PDF

Info

Publication number
SU1667071A1
SU1667071A1 SU884620426A SU4620426A SU1667071A1 SU 1667071 A1 SU1667071 A1 SU 1667071A1 SU 884620426 A SU884620426 A SU 884620426A SU 4620426 A SU4620426 A SU 4620426A SU 1667071 A1 SU1667071 A1 SU 1667071A1
Authority
SU
USSR - Soviet Union
Prior art keywords
inputs
outputs
output
input
response
Prior art date
Application number
SU884620426A
Other languages
English (en)
Inventor
Анатолий Григорьевич Забуранный
Николай Николаевич Журавский
Original Assignee
Киевское производственное объединение "Электронмаш" им.В.И.Ленина
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Киевское производственное объединение "Электронмаш" им.В.И.Ленина filed Critical Киевское производственное объединение "Электронмаш" им.В.И.Ленина
Priority to SU884620426A priority Critical patent/SU1667071A1/ru
Application granted granted Critical
Publication of SU1667071A1 publication Critical patent/SU1667071A1/ru

Links

Landscapes

  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано при разработке контрольно-испытательной аппаратуры дл  контрол  асинхронных запоминающих устройств. Цель изобретени  - расширение области применени  за счет организации параллельных обращений к контролируемым асинхронным устройствам и синхронизации сигналов ответа контролируемых асинхронных устройств. Устройство содержит три регистра, селектор адреса, дешифратор, блок управлени , входной и выходной формирователи ответа, селектор ответа, формирователь блокировки ответа, п ть формирователей сигналов обращени . 2 ил.

Description

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано при разработке контрольно-испытательной аппаратуры дл  контрол  асинхронных запоминающих устройств.
Цель изобретени  - расширение области применени  устройства путем организа- ции параллельных обращений к контролируемым асинхронным устройствам и синхронизации сигналов ответа контролируемых асинхронных устройств.
На фиг. 1 представлена схема устройства управлени  обращени ми; на фиг.2 - схемы блока управлени , селектора ответа и выходного формировател  ответа.
Устройство управлени  обращени ми (фиг. 1) содержит регистр 1, регистр 2, дешифратор 3 адреса, регистр 4, дешифратор 5, блок 6 управлени , входной формирователь 7 ответа, селектор 8 ответа, формирователь 9 блокировки ответа, формирователи
10-14 сигналов обращени , выходной формирователь 15 ответа, входы 16 данных, вход 17 обращени , входы 18.1 и 18.2 прерывани , входы 19 адреса, ответные входы 20. сигнальный выход 21, информационные выходы 22-25 и ответный выход 26 устройства .
i
Блок 6 управлени  (фиг.2) содержит элементы ИЛИ-НЕ 27-29, элементы НЕ 30 и 31. элемент ИЛИ-НЕ 32, элементы И-НЕ 33-38 и элементы И 39-40.
Селектор 8 ответа (фиг.2) включает группу элементов И 41 и элемент ИЛИ-НЕ 42.
Выходной формирователь 15 ответа (фиг.2) содержит элементы И-НЕ 43-45 с открытым коллектором, соединенные по выходу по схеме ПРОВОДНОЕ ИЛИ и выполн ющие функцию передатчика сигнала ответа.
w
Ё
О Os
VI
о
VI
Входы 18 содержат вход 18.1 управлени  признака операции и вход 18.2 управлений признака обращени  к портам.
Устройство работает следующим образом .
При поступлении на входы 19 кода адреса регистров 1, 2 и 4, которые имеют один адрес на интерфейсе, дешифратор 3 адреса вырабатывает сигнал разрешени  доступа к этим регистрам, который поступает на шестой вход блока 6 управлени . Кроме того, на четвертый и п тый входы блока 6 управлени  с входов 18.1 и 18.2 поступают сигналы признака операции записи и признака обращени  к портам, на третий вход - сигнал обращени  с входа 17. При наличии всех этих сигналов на первом выходе блока 6 управлени  вырабатываетс  сигнал занесени  данных, который поступает на тактовые входы регистров 1,2 и 4 и производит занесение данных, установленных на входах 16. В регистр 1 заноситс  двоичный i- од текущего приоритета, в регистр 2 - код управлени  режимами работы, а в регистр 4 - в зависимости от режима работы либо код текущего обращени  (унитарный код), либо код конфигурации параллельных обращений. Блок 6 управлени  формирует сигнал ответа, который с помощью выходного формировател  15 ответа устанавливаетс  на ответном выходе 26 устройства. Получив сигнал ответа , задатчик снимает сигнал обращени  с входа 17 обращени , а блок 6 управлени  через формирователь 15 сигнала ответа - сигнал ответа с ответного выхода 26.
Устройство управлени  обращени ми может работать в следующих режимах:
1.Формирование сигналов записи в оперативную пам ть одного из контролируемых устройств (обеспечиваетс  с помощью формировател  11 сигналов обращени );
2.Формирование сигналов чтени  из оперативной пам ти одного из котролируе- мых устройств (обеспечиваетс  с помощью формировател  10 сигналов обращени );
3.Формирование сигналов записи в оперативную пам ть всех контролируемых устройств одновременно (обеспечиваетс  формирователем 12 сигналов обращени );
4.Формирование сигналов чтени  из оперативной пам ти одного из контролируемых устройств (обеспечиваетс  с помощью формировател  10 сигналов обращени ) и одновременно формирование сигналов записи в оперативную пам ть остальных контролируемых устройств (обеспечиваетс  формирователем 12 сигналов обращени );
5.Формирование сигналов записи в порт одного из контролируемых устройств
(обеспечиваетс  формирователем 14 сигна- лов обращени );
6. Фоомиоование сигналов чтени  из порта одного из контролируемых устройств
(обеспечиваетс  формирователем 13 сигналов обращени ).
Формирователи 10, 11,13 и 14 сигналов обращени  обеспечивают передачу сигналов с входов на выходы без инверсии, а
0 формирователь 12 сигналов обращени  - с инверсией.
В каждом из режимов устройство по ответным входам 20 получает сигналы ответа от контролируемых устройств и формиру5 ет на ответном выходе 26 общий сигнал ответа.
Кроме того, устройство в зависимости от информации, записанной в регистр 2, мо0 жет разрешать или запрещать выдачу информации при чтении из контролируемых устройств сигналом, формируемым на выходе 21 устройства.
В режиме 1 в регистр 1 заноситс  дво5 ичный код текущего обращени , в регистр 4 - унитарный код текущего обращени , а в регистр 2 - бит разрешени  выдачи информации , который поступает на выход 21 устройства , при этом бит разрешени 
0 параллельной работы обнул етс . Дешифратор 5 производит дешифрацию текущего приоритета, формиру  сигнал низкого уровн  на соответствующем выходе Сигналы с выходов дешифратора 5 поступают на вхо5 ды формирователей 10-14. При поступлении на вход 18.1 признака операции записи и сигнала обращени  на вход 17 обращени  блок 6 управлени  на четвертом выходе формирует сигнал низкого уровн , который
0 разрешает работу формировател  11, вырабатывающего определ емый дешифратором 5 сигнала записи в оперативную пам ть контролируемого устройства низким уровнем на выходах 22 устройства. Контролиру5 емое устройство, выполн   операцию записи в оперативную пам ть, формирует сигнал ответа, поступающий на соответствующую шину (каждому контролируемому устройству соответствует сво  шина) входов
0 20, и сигнал ответа через селектор 8 и формирователь 15 устанавливаетс  низким уровнем на ответном выходе 26 устройства. Получа  сигнал ответа, задатчик снимает сигнал обращени  с входа 17 обращени ,
5 что обеспечивает сн тие сигнала записи с выходов 22 устройства и сигналов ответа с ответных входов 20 и ответного выхода 26 устройства.
В режиме 2 устройство работает аналогично режиму 1, только на входе 18.1 управлени  устанавливаетс  признак операции
чтени  и блок 6 управлени  на третьем выходе формирует сигнал низкого уровн , который разрешает работу формировател  10 сигналов обращени , вырабатывающего соответствующий сигнал чтени  из оператив- ной пам ти контролируемого устройства на выходах 23 устройства.
В режиме 3 в отличие от режима 1 в регистр 4 заноситс  код конфигурации параллельных обращений (т.е. занос тс  единицы в те разр ды регистра, которые соответствуют установленным контролируемым устройствам), а в регистр 2 - бит разрешени  параллельных обращений. В этом режиме дешифратор 5 блокируетс  сигналом низкого уровн , устанавливаемым на втором выходе блока 6 управлени , и на его выходах формируютс  все сигналы высоким уровнем. Блок 6 управлени  при поступлении сигнала обращени  на вход 17 обращени  на п том выходе формирует сиг- нал низкого уровн , который разрешает работу формировател  12. вырабатывающего на всех выходах 22 сигналы записи в оперативную пам ть ,всех контролируемых устройств . Контролируемые устройства, выполн   операцию записи в оперативную пам ть, формируют сигналы ответа, поступающие на соответствующие шины входов 20. Сигналы ответа поступают в селектор 8, на вторые входы которого поступает конфигурации параллельных обращений из регистра 4. При наличии сигналов ответа от всех контролируемых устройств селектор 8 вырабатывает сигнал высокого уровн , который через формирователь 15 на ответном выходе 26 устройства формирует общий сигнал ответа низким уровнем. При отсутствии хот  бы одного из сигналов ответа от контролируемых устройств общий сигнал ответа не вырабатываетс , что  вл етс  признаком неработоспособности одного из контролируемых устройств. Нулева  комбинаци  на регистре 4 конфигурации  вл етс  запрещенной и соответствует нерабочему состо нию устройства, так как общий сигнал ответа в этом случае может формироватьс  посто нно и независимо от наличи  сигнала обращени . Поэтому дл  исключени  такой ситуации используетс  формирователь 9. который формирует сигнал блокировки от- вета при наличии нулевой комбинации на регистре 4 благодар  тому, что входы формировател  9 подключены к инверсным выходам регистра 4.
В режиме 4 в отличие от режима 3 на входе 18.1 управлени  устанавливаетс  признак операции чтени  и блок 6 управлени  формирует на втором выходе сигнал разрешени  работы дешифратора 5, а при
поступлении сигнала обращени  на вход 17 обращени  - сигналы низкого уровн  на третьем и п том выходах, которые разрешают работу формировател  10, вырабатывающего сигнал чтени  из оперативной пам ти одного из контролируемых устройств , определ емый дешифратором 5. и формировател  12 сигналов обращени , вырабатывающего сигналы записи в оперативную пам ть остальных контролируемых устройств, благодар  инверсии сигналов с выхода дешифратора 5.
В режиме 5 в отличие от режима 1 на входе 18.2 управлени  устанавливаетс  признак обращени  к портам и блок 6 управлени  при поступлении сигнала обращени  на вход 17 обращени  формирует сигнал низкого уровн  на седьмом выходе, который разрешает работу формировател  14, вырабатывающего на выходах 25 устройства определ емый дешифратором 5 сигнал записи в порт одного из контролируемых устройств. Кроме того, блок 6 управлени - формирует сигнал разрешени  выдачи ответа порта, поступающий на формирователь 15 и разрешающий выдачу сигнала ответа от формировател  7 ответа, который формирует сигнал ответа высоким уровнем при наличии хот  бы одного низкого уровн  на входах 20 независимо от кодовой комбинации, записанной в регистр 4.
В режиме 6 в отличие от режима 5 на входе 18.1 управлени  устанавливаетс  признак операции чтени  и блок б управлени  на шестом выходе формирует сигнал низкого уровн , который разрешает работу формировател  13. вырабатывающего соответствующий сигнал чтени  из порта контролируемого устройства на выходах 24 устройства.

Claims (4)

1. Устройство управлени  обращени ми , содержащее первый и второй регистры, дешифратор, причем информационные входы регистров соединены с входами данных устройства, выходы перзого регистра соединены с группой входов дешифратора, о т- личающеес  тем. что. с целью расширени  области применени  путем организации параллельных обращений к контролируемым асинхронным устройствам и синхронизации сигналов ответа контролируемых асинхронных устройств, в него введены третий регистр, дешифратор адреса , блок управлени , первый-п тый формирователи сигналов обращени , входной формирователь ответа, селектор ответа, формирователь блокировки ответа и выходной формирователь ответа, причем информационные входы третьего регистра
соединены с входами данных устройства, первый и второй разр дные выходы третьего регистра соединены с первым и вторым входами блока управлени , первый выход которого соединен с тактовыми входами первого, второго и третьего регистров, второй выход блока управлени  - с тактовым входом дешифратора, выходы которого соединены с информационными входами всех формирователей сигналов обращени , тре- тий-седьмой выходы блока управлени  сое- динены с управл ющими входами соответственно первого-п того формирователей сигналов обращени , третий четвертый и п тый входы блока управлени  соединены соответственно с входом обращени  и первым и вторым входами прерывани  устройства, шестой вход блока управлени  соединен с выходом дешифратора адреса, входы которого соединены с входами адреса устройства, входы входного формировател  ответа соедине с первой группой входов селектора отве.а и  вл ютс  ответными входами устройства, втора  группа входов селектора ответа - с пр мы ми выходами второго регистра, ИР.мереные выходы которого соединены с входами формировател  блокировки ответа, выход которого соединен с первым входом выходного формировател  ответа, выход которого соединен с ответным выходом устройства, вто- рой-п тый входы выходного формировател  ответа соединены соответственно с выходами селектора ответа, входного формировател  ответа, восьмым и дев тым выходами блока управлени , третий разр дный выход третьего регистра  вл етс  сигнальным выходом устройства, выходы второго и третьего формирователей сигналов обращени  объединены и  вл ютс  информационными выходами устройства, выходы первого, четвертого и п того формирователей сигналов обращени   вл ютс  информационными выходами устройства.
2. Устройство поп.1,отличающее- с   тем, что блок управлени  содержит четыре элемента ИЛИ-НЕ, два элемента НЕ, два элемента И, шесть элементов И-НЕ. причем первые входы первого, второго и третьего элементов)- ИЛИ-НЕ соединены соответственно с третьим, четвертым и п тым входами блока, вторые входы первого, второго и третьего элементов ИЛИ-НЕ - с входом логического нул  устройства, первый вход четвертого элемента ИЛИ-НЕ - с шестым входом блока, входы первого и второго элементов НЕ - соответственно с выходами второго и третьего элементов ИЛИ-НЕ, первый и второй входы первого
элемента И - соответственно с выходами первогр и четвертого элементов ИЛИ-НЕ, первый и второй входы второго элемента И соединены соответственно с выходами первого элемента И и второго элемента ИЛИ- НЕ, выход первого элемента И  вл етс  восьмым выходом блока, дев тым выходом которого  вл етс  выход третьего элемента ИЛИ-НЕ, первый, второй и третий входы
второго элемента И-НЕ соединены соответственно с выходами первого элемента НЕ и второго элемента ИЛИ-НЕ и с вторым входом блока, выход первого эпемента И-НЕ  вл етс  вторым выходом олокэ, первым
выходом которого  вл етс  выход второго элемента И, второй вход четвертого элемента ИЛИ-НЕ соединен с выходам второго элемента НЕ, первый, второй и третий входы второго элемента И-НЕ соединены соответственно с выходами первого элемента НЕ, первого элемента ИЛИ-НЕ и второго элемента НЕ, первый-четвертый входы третьего элемента И-НЕ соединены соответственно с выходами первого элемента ИЛИ-НЕ, второго элемента ИЛИ-НЕ, с выходом второго элемента НЕ и первым входом блока, первый, второй и третий входы четвертого элемента И-НЕ соединены соответственно с вторым входом блока, с
выходами первого элемента ИЛИ-НЕ и второго элемента НЕ, первый, второй и третий входы п того элемента И-НЕ соединены соответственно с выходами первого элемента ИЛИ-НЕ, третьего элемента ИЛИ-НЕ и первого элемента НЕ, первый, второй и третий входы шестого элемента И-НЕ соединены соответственно с выходами первого, второго и третьего элементов ИЛИ-НЕ, выходы второго-шестого элементов И-НЕ  вл ютс 
соответственно третьим-седьмым выходами блока.
3.Устройство поп.1,отличающее- с   тем, что селектор ответа содержит группу элементов И и элемент ИЛИ-НЕ, причем выходы элементов И группы соединены с входами элемента ИЛИ-НЕ выход которого  вл етс  выходом селектора, входы первой и второй групп входов селектора соединены
соответственное первым и вторым входами одноименного элемента И группы.
4.Устройство поп.1,отличающее- с   тем, что выходной формирователь отвега содержит три элемента И-НЕ, выходы которых объединены и  вл ютс  выходом формировател , первый вход первого элемента И-НЕ соединен с первым входом формировател , второй вход которого соединен с вторым входом первого элемента И-НЕ,
первый вход второго элемента И-НЕ соеди- элемента И-НЕ. четвертый входI блока.- с йен с третьим входом блока, п тый вход первым и вторым входами третьего элемен которого соединен с вторым входом второго та И-Н Е.
16
26
ри.1
SU884620426A 1988-12-14 1988-12-14 Устройство управлени обращени ми SU1667071A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU884620426A SU1667071A1 (ru) 1988-12-14 1988-12-14 Устройство управлени обращени ми

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU884620426A SU1667071A1 (ru) 1988-12-14 1988-12-14 Устройство управлени обращени ми

Publications (1)

Publication Number Publication Date
SU1667071A1 true SU1667071A1 (ru) 1991-07-30

Family

ID=21415221

Family Applications (1)

Application Number Title Priority Date Filing Date
SU884620426A SU1667071A1 (ru) 1988-12-14 1988-12-14 Устройство управлени обращени ми

Country Status (1)

Country Link
SU (1) SU1667071A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 1264179, кл. G 06 F 9/46, 1986. Авторское свидетельство СССР № 1262498, кл. G 06 F 9/46, 1986. *

Similar Documents

Publication Publication Date Title
US4158227A (en) Paged memory mapping with elimination of recurrent decoding
US5359717A (en) Microprocessor arranged to access a non-multiplexed interface or a multiplexed peripheral interface
US3470542A (en) Modular system design
US4470113A (en) Information processing unit
US5805929A (en) Multiple independent I/O functions on a PCMCIA card share a single interrupt request signal using an AND gate for triggering a delayed RESET signal
GB1324617A (en) Digital processor
US4580246A (en) Write protection circuit and method for a control register
KR900005287A (ko) 데이타 제어 장치 및 그것을 사용하는 시스템
US4756013A (en) Multi-function counter/timer and computer system embodying the same
US4999807A (en) Data input circuit having latch circuit
SU1667071A1 (ru) Устройство управлени обращени ми
GB2254456A (en) Micro-controller unit
US4888685A (en) Data conflict prevention for processor with input/output device
KR970049492A (ko) 버스 제어기를 갖는 데이타 프로세서
US5349564A (en) Multi-port RAM having means for providing selectable interrupt signals
JP2775744B2 (ja) デジタル可聴音発生装置
SU1709325A1 (ru) Устройство дл сопр жени двух процессоров
SU1550523A1 (ru) Устройство дл сопр жени двух магистралей
RU1810891C (ru) Многоканальное устройство дл обмена данными между модул ми вычислительной системы
SU1605273A1 (ru) Многоканальное устройство дл сбора информации
RU2020571C1 (ru) Устройство обмена вычислительной системы
SU1566350A1 (ru) Устройство приоритета
SU1179351A1 (ru) Устройство дл сопр жени электронно-вычислительной машины с периферийными устройствами
KR970008526B1 (ko) 시스템간의 데이타 공유를 위한 인터페이스 장치
SU1156083A1 (ru) Устройство дл сопр жени