SU1709325A1

SU1709325A1 - Устройство дл сопр жени двух процессоров

Info

Publication number: SU1709325A1
Application number: SU904785097A
Authority: SU
Inventors: Василий Петрович Супрун; Александр Васильевич Сычев; Сергей Иванович Уваров
Original assignee: Конструкторское Бюро Электроприборостроения; Институт проблем управления
Priority date: 1990-01-22
Filing date: 1990-01-22
Publication date: 1992-01-30

Abstract

Изобретение относитс к автоматике и вычислительной технике и может быть использовано дл построени высокопроизводительных малогабаритных вычислительных систем. Цель изобретени - сокращение аппаратных затрат и повышение производительности обмена данными между процессорами. Цель достигаетс тем, что в устройство, содержащее блок оперативной пам ти, узел двунаправленных шинных формирователей, триггер обращени к пам ти, два узла адресных шинных формирователей и первый элемент И. введены шинные формирователи обращени и записи от второго процессора (ввода-вывода), шинные формирователи обращени и записи от первого (центрального; процессора, три элемента И-НЕ, элемент ИЛИ, элемент НЕ, два резистора, триггер синхронизации и второй элемент И. 1 ил.^^ ^^^^

Description

Изобретение относитс к автоматике и вычислительной технике и может быть использовано дл построени высокопроизводительных многопроцессорных вычислительных систем.

Известно устройство сопр жени двух ЭВМ, содержащее соответствующим образом соединенные центральный процессор, оперативное запоминающее устройство, арифметико-логический блок, блок обмена, блок коммутации, блок формировани микрокоманд , регистр приема-передачи, триггеры готовности приема и информации и элемент И.

Недостатками устройства вл ютс низка производительность обмена информацией и большие аппаратные затраты на

реализацию обмена информацией в устройстве .

Известна также система доступа к пам ти , содержаща соответствующим образом соединенные между собой блоки центральных процессоров, блоки обработки запросов , запоминающие устройства, блоки и.ндивидуального управлени , регистра адреса , буферные регистры данных, мультиплексоры данных и мультиплексоры записываемых данных.

Недостатком устройства вл етс сложность его реализации и большие аппаратные затраты дл организации обмена данными между процессорами и за поминающими устройствами. Кроме того, прин та в системе синхронизаци обращени i-x процессоров к J-M запоминающим устройствам

посредством блоков обработки запросов приводит к снижению быстродействи как отдельных процессоров, так и системы в целом.

Наиболее близким по технической сущности и достигаемому положительному эффекту к предлагаемому устройству вл етс устройство дл сопр жени двух процессоров через общую пам ть, содержащее соединенные между собой и с входами, выходами и входами-выходами устройства блок оперативной пам ти, мультиплексор адреса, регистр, блок синхронизации, триггер обращени к пам ти, элемент И, двунаправленный шинный формирователь и видеоконтроллер (процессор ввода-вывода ).

К недостаткам устройства следует отнести низкую производительность, обмена и большие аппаратные затраты на реализацию оборудовани дл обмена информацией между процессорами.

Низка производительность устройства обусловлена двойными затратами времени на обмен данными через посредство общей дл двух процессоров пам ти. При этом обмен заключаетс в записи информации в общую пам ть из одного и считывание этой информации из общей пам ти в другой процессор . При этом быстродействие процессоров должно быть вдвое меньше быстродействи общей дл них пам ти, что дополнительно снижает производительность устройства.

Большие аппаратные затраты на реализацию устройства вызваны об зательностью дл его работоспособности блока общей оперативной пам ти и блока синхронизации дл этой общей пам ти, а также необходимостью регистра дл временного хранени информации. Кроме того, прин ти в устройстве организаци обмена кроме удвоени времени обмена требует удвоени оборудовани дл формировани микроопераций взаимодействи процессоров с общей пам тью, т. е. эти микрооперации должны формироватьс в каждом из двух процессоров.

Цель изобретени - сокращение аппаратных затрат и повышение производительности обмена данными между процессорами.

Поставленна цель достигаетс тем, что в устройство дл сопр жени двух процессоров , содержащее блок оперативной пам ти, двунаправленный шинный формирователь , включающий первую и вторую группы информационных шинных формирователей , триггер обращени к пам ти, первую и вторую группы адресных шинных

формирователей, первый элемент И, причем группы входов адресных магистралей от центрального процессора и от процессора ввода-вывода соединены с группами информационных входов соответственно первой и второй групп адресных шинных формирователей , группы выходов которых соединены между собой и с группой адресных входов блока оперативной пам ти, группа информационных входов-выходов блока оперативной пам ти соединена с первой группой входов-выходов двунаправленного шинного формировател , подключенной к группе информационных входов первой и к группе

5 выходов второй групп информационных шинных формирователей, группа входоввыходов магистрали данных от центрального процессора соединена с второй группой входов-выходов двунаправленного шинного формировател , подключенной к группе выходов первой и к группе информационных входов второй групп информационных шинных формирователей, вход обращени от центрального процессора соединен с

5 первым установочным входом триггера обращени к пам ти, первый, третий и второй синхровходы группы синхровходов устройства соединены соответственно с вторым установочным входом и входом сброса триггера обращени к пам ти и с первым входом первого элемента И, дополнительно введены триггер синхронизации, второй элемент И, шинные формирователи обращени и записи процессора ввода-вывода и обращени и записи центрального процессора, первый - третий элементы И-НЕ, элемент ИЛИ, элемент НЕ и первый и второй регистры , причем входы обращени и записи от процессора ввода-вывода соединены с информационными входами шинных формирователей обращени и записи процессора ввода-вывода, вход блокировки процессора ввода-вывода соединен с управл ющими входами второй группы адресных шинных

5 формирователей и шинных формирователей обращени и записи процессора ввода-вывода, группа информационных входов-выходов блока оперативной пам ти соединени с группой входов-выходов магистрали данных процессора ввода-вывода, вход обращени от центрального процессора соединен с вторым входом первого элемента И и первым входом третьего элемента И-НЕ, выход которого подключен к управл ющим входам первой группы адресных шинных формирователей и шинных формирователей обращени и записи центрального процессора, вход записи от центрального процессора соединен с входом элемента НЕ, третьим входом первого элемента И,

информационным входом шинного формировател записи центрального процессора и с первым входом первого элемента И-НЕ, выход которого через первый управл ющий вход двунаправленного шинного формировател соединен с управл ющим входом второй группы информационных шинных формирователей, выход элемента НЕ соединен с третьим установочным входом триггера обращени к пам ти и с первым входом второго элемента И-НЕ, выход которого через второй управл ющий вход двунаправленного шинного формировател соединен с управл ющим входом первой группы информационных шинных формирователей, выходы триггера обращени к пам ти и первого элемента И соединены с входами элемента ИЛИ, выход которого соединен с вторым входом второго элемента И-НЕ и информационным входом шинного формировател обращени центрального процессора , выходы шинных формирователей обращени процессора ввода-вывода и центрального процессора и первый вход первого резистора соединены между собой и с входом обращени блока оперативной пам ти , выходы шинных формирователей записи процессора ввода-вывода и центрального процессора и первый вход второго резистора соединены между собой и с входом записи блока оперативной пам ти , вторые входы первого и второго резисторов подключены к шине питани , вход запроса от центрального процессора вл етс выходом запроса дл процессора ввода-вывода и соединен с первым входом второго элемента И, вторым входом первого элемента И-НЕ, третьим входом второго элемента И-НЕ и вторым входом третьего элемента И-НЕ, вход разрешени обмена от процессора ввода-вывода соединен с информационным входом триггера синхронизации , синхровход которого соединен с вторым синхровходом группы синхровходов устройства, выход триггера синхронизации соединен с третьим входом третьего элемента И-НЕ и вторым входом второго элемента И, выход которого соединен с выходом разрешени обмена устройства дл центрального процессора.

Сущность изобретени состоит в сокращении времени обмена информацией между процессорами, поскольку из устройства исключен блок оперативной пам ти межпроцессорного обмена, т. е. процедура обмена заключаетс в непосредственной передаче данных между центральным процессором и процессором ввода-вывода (оперативной пам тью процессора вводавывода ), что позвол ет исключить передачу

путем заполнени двух процедур - загрузки и выгрузки пам ти межпроцессорного обмена , как это делаетс в устройстве-прототипе . Кроме того, устройство дл своей

работы не требует двукратного уменьшени быстродействи процессоров по отношению к быстродействию пам ти межпроцессорного обмена, котора исключена в предлагаемом устройстве. Кроме того, сущность изобретени состоит в сокращении аппаратных затрат, заключающихс в исключении упом нутого блока,оперативной пам ти межпроцессорного обмена, исключени информационного регистра и, кроме

того, упрощении процессора ввода-вывода по св зи с предлагаемым устройством. Все это позвол ет упростить само устройство и повысить его производительность.

Сущность изобретени реализуетс

введением в устройство соответствующим образом соединенных между собой триггера синхронизации, второго элемента И, трех элементов И-НЕ, элементов ИЛИ и НЕ, шинных формирователей обращени и записи

процессора ввода-вывода и центрального процессора и подключени попарно их выходов к шине питани через резисторы.

Положительный эффект достигаетс при осуществлении изобретени , так как обмен информацией без буферизации вдвое сокращает врем на перемещение-информации из одного процессора в другой. Двукратное увеличение производительности обмена обеспечиваетс даже без учета сн ти в предлагаемом устройстве требовани двукратного снижени быстродействи процессоров по отношению к быстродействию используемого в прототипе блока оперативной пам ти межпроцессорного обмена. С

учетом данного требовани в предлагаемом устройстве производительность увеличиваетс более чем в два раза.

Кроме того, положительный эффект при реализации изобретени достигаетс за

счет исключени блока оперативной пам ти межпроцессорного обмена (оперативна пам ть процессора ввода-вывода, расположенна в соответствующем блоке прототипа - видеоконтроллере, т. е. процессора

ввода-вывода, а не блок оперативной пам ти межпроцессорного обмена) и информационного регистра, оборудование которых во много раз больше вновь введенных элементов - триггера, элементов И,И-НЕ,ИЛИ,,

НЕ и шинных формирователей сигналов обращени и записи с резисторами.

На чертеже изображена функциональна схема устройства дл сопр жени двух процессоров.

Устройство дл сопр жени двух процессоров содержит блок 1 оперативной пам ти, двунаправленный шинный формирователь 2, включающий первую 2.1 и вторую 2.2 группы информационных шинных формирователей, триггер 3 обращени к пам ти, триггер 4 синхронизации, первую 5 и вторую 6 группы адресных шинных формирователей , первый 7 и второй 8 элементы И, шинные формирователи 9 обращени и 10 записи процессора ввода-вывода, шинные формирователи 11 обращени и 12 записи центрального процессора, первый третий элементы И-НЕ 13-15, элемент ИЛИ 16, элемент НЕ 17 и первый 18 и второй 19 регистры.

Кроме того, на чертеже обозначены шина 20 питани , группа 21 входов-выходов магистрали данных центрального процессора , группа 22 входов адресной магистрали центрального процессора, группа 23 входов-выходов магистрали данных процессора ввода-вывода, группа 24 входов адресной магистрали процессора ввода-вывода , вход 25 обращени от процессора ввода-вывода , вход 26 записи от процессора ввода-вывода, входы 27 обращени и 28 записи от центрального процессора, вход 29 блокировки процессора ввода-вывода, вход (выход) 30 запроса от центрального процессора (к процессору ввода-вывода), группа 31 синхровходов, содержаща первый - третий синхровходы 31.1-31.3, вход 32 разрешени обмена от процессора ввода-вывода и выход 33 разрешени обмена дл центрального процессора.

Группы 22 и 24 входов адресных магистралей от центрального процессора и от процессора ввода-вывода соединены с группами информационных входов соответственно первой 5 и второй 6 групп адресных шинных формирователей, группы выходов которых соединены между собой и с группой адресных в.ходов блока 1 оперативной пам ти. Группа информационных входоввыходов блока 1 оперативной пам ти соединена с первой группой входов-выходов двунаправленного шинного формировател 2, подключенной к группе информационных входов первой 2.1 и к группе выходов второй 2.2 групп информационных шинных формирователей. Группа 21 входов-выходов магистрали данных от центрального процессора соединена с второй группой входов-выходов двунаправленного шинного формировател 2, подключенной к группе выходов первой 2.1 и к группе информационных входов второй 2.2 групп информационных шинных формирователей.

Вход 27 обращени от центрального процессора соединен с первым установочным входом триггера 3 обращени к пам ти, первый 31.1, третий 31.3 и второй 31.2 синхровходы группы 31 синхровходов устройства соединены соответственно с вторым установочным входом и входом сброса триггера 3 обращени к пам ти и с первым входом первого элемента И 7.

0 Входы 25 обращени и 26 записи от процессора ввода-вывода соединены с информационными входами шинных формирователей 9 обращени и 10 записи процессора ввода-вывода. Вход 29 блокировки от процессора ввода-вывода соединен с управл ющими входами второй группы б адресных шинных формирователей и шинных формирователей 9 обоашени и 10 записи процессора ввода-вывода.

0Группа информационных входов-выходов блока 1 оперативной пам ти соединена с группой 23 входов-выходов магистрали данных процессора ввода-вывода, вход 27 обращени от центрального процессора соединен с вторым входом первого элемента И 7 и первым входом третьего элемента И-НЕ 15, выход которого подключен куправл ющим входам первой группы 5 адресных шинных формирователей и шинных формирователей 11 обращени и 12 записи центрального процессора.

Вход 28 записи от центрального процессора соединен с входом элемента НЕ 17, третьим входом первого элемента И 7, информационным входом шинного формировател 12 записи центрального процессора и с первым входом первого элемента И-НЕ 13, выход которого через первый управл ющий вход двунаправленного шинного формировател 2 соединен с управл ющим входом второй группы 2.2 информационных шинных формирователей.

Выход элемента НЕ 17 соединен с третьим установочным входом триггера 3

5 обращени к пам ти и с первым входом второго элемента И-НЕ 14, выход которого через второй управл ющий вход двунаправленного шинного формировател 2 соединен с управл ющим входом первой

0 группы 2.1 информационных шинных формирователей . Выходы триггера 3 обращени к пам ти и первого элемента И 7 соединены с входами элемента ИЛИ 16, выход которого соединен с вторым входом вю5 рого элемента И-НЕ 14 и информационным входом шинного формировател 11 обращени центрального процессора. Выходы шинных формирователей 9 и 11 обращени процессора ввода-вывода и центрального процессора и первый вход первого резистоpa 18 соединены между собой и с входами обращени блока 1 оперативной пам ти. Выходы шинных формирователей 10 и 12 записи процессора ввода-вывода и центрального процессора и первый вход второго резистора 19 соединены между собой и с входом записи блока 1 оперативной пам ти. Вторые входы первого 18 и второго 19 резисторов подключены к шине 20 питани .

Вход 30 запроса от центрального процессора вл етс выходом 30 запроса дл процессора ввода-вывода и соединен с первым входом второго элемента И 8, вторым входом первого элемента И-НЕ 13. третьим входом второго элемента И-НЕ 14 и вторым входом третьего элемента И-НЕ 15. Вход 32 разрешени обмена от процессора ввода-вывода соединен с информационным входом D-триггера 4 синхронизации, синхровход С которого соединен с вторым синхровходом 31.2 группы 31 синхровходов устройства. Выход триггера 4 синхронизации соединен с третьим входом третьего элемента И-НЕ 15 и вторым входом второго элемента И 8, выход которого соединен с выходом 33 разрешени обмена устройства дл центрального процессора.

Назначение элементов и узлов устройства следующее.

Блок 1 оперативной пам ти вл етс пам тью процессора ввода-вывода и в те моменты времени, когда не производитс обмен информацией между центральным процессором и процессором ввода-вывода, последний осуществл ет работу с этим блоком оперативной пам ти, взаимодейству с ним по сигналам обращени и записи на входах 25 и 26 устройства, адресам на группе 24 входов устройства и информации, передаваемой в блок оперативной пам ти или считываемой с него через шину 23 входоввыходов .

Двунаправленный шинный формирователь 2 предназначен дл передачи информации от центрального процессора через вторую группу 2.2 информационных шинных формирователей на входы-выходы блока 1 оперативной пам ти, если поступает разрешающий сигнал низкого уровн с выхода первого элемента И-НЕ 13, или из блока 1 оперативной пам ти в центральный процессор через первую группу 2.1 информационных шинных формирователей, если поступает разрешающий сигнал низкого уровн с выхода второго элемента И-НЕ 14. Поскольку элемент НЕ 17 делает невозможным одновременную выработку низкого уровн сигналов на выходах первого 13 и второго 14 элементов И-НЕ, то двунаправленный шинный формирователь в один и тот

же момент времени допускает передачу информации только в одном направлении. При отсутствии сигналов низкого уровн на выходах элементов И-НЕ 13 или 14 выходы

двунаправленного шинного формировател 2 наход тс в высокоимпедансном (третьем) состо нии.

Триггер 3 обращени к пам ти предназначен дл формировани сигнала обращени к блоку 1 оперативной пам ти в режиме считывани информации дл передачи ее в центральный процессор. Данному режиму считывани соответствует отсутствие сигнала на входе 28 записи и наличие сигнала

5 на входе 27 обращени . Включение и выключение триггера 3 производитс по синхросигналам на первом 31.1 и третьем 31.3 синхровходах устройства, причем включение производитс условно по приведенным

0 сигналам, а выключение безусловно.

Первый элемент И 7 предназначен дл формировани сигнала обращени к блоку 1 оперативной пам ти в режиме записи в него информации от центрального процессора.

5 когда на входах 27 обращени и 28 записи присутствуют сигналы. Момент формировани сигнала обращени в этом случае определ етс моментом подачи синхросигнала на синхровход 31.2 устройства.

0 Сигналы с выходов триггера 3 и первого элемента И 7 объедин ютс элементом ИЛИ 16 дл подачи его через шинный формирователь 11 на вход обращени блока 1 пам ти .

5 Така организаци сигнала обращени дл блока 1 пам ти в режимах считывани и записи информации позвол ет реализовать блок 1 оперативной пам ти на различной элементной базе (например, бипол рные

0 статические асинхронные или статические синхронные, изготовленные, например, по КМОП-технологии БИС ОЗУ) с различной временной диаграммой их работы, так как статические асинхронные ОЗУ допускают

5 работу по временной диаграмме статических синхронных ОЗУ, но не наоборот.

Дл доступа к блоку 1 оперативной пам ти процессора ввода-вывода от центрального процессора последний формирует

0 сигнал запроса на одноименном входе 30. В ответ на этот сигнал процессор ввода-вывода прерывает свою работу с блоком 1 пам ти и разрешает центральному процессору работу с ним. При этом процессор ввода-вы5 вода формирует сигнал на входе 29 устройства , блокирующий (переводит в третье состо ние) выходы шинных формирователей 6, 9 и 10, и формирует дл центрального процессора сигнал разрешени на входе 32 устройства.

Поскольку работа двух процессоров протекает независимо и, как следствие, асинхронно, то триггер 4 синхронизации осуществл ет прив зку данного сигнала разрешени к тактовой сетке центрального процессора.

Второй элемент И 8 предназначен дл передачи сигнала разрешени с выхода триггера 4 на выход 33 устройства дл центрального процессора. Применение второго элемента И 8, управл емого сигналом запроса от центрального процессора, позвол ет не сокращать функциональных возможностей процессора ввода-вывода, поскольку при организации св зей процессора ввода-вывода более чем с одним центральным процессором его сигнал разрешени будет поступать только в запросивный процессор.

Перва (втора ) группа 5 (6) адресных шинных формирователей предназначена дл передачи на группу адресных входов блока 1 оперативной пам ти кодов адресов с группы 22 (24) входов адресной магистрали центрального процессора (процессора ввода-вывода) при выработке низкого уровн сигнала на выходе третьего элемента ИНЕ 15 (на входе 29 устройства).

Шинные формирователи 9(11) обращени и 10(12)записи процессора ввода-вывода (центрального процессора) предназначены дл передачи на входы обращени и записи блока 1 оперативной пам ти одноименных сигналов от процессора ввода-вывода (центрального процессора) по входам 25 (27) и 26 (28) устройства при формировании сигнала низкого уровн на входе 29 устройства (выходе третьего элемента ИНЕ 15).

Дл построени шинных формирователей 2.1 и 2.2,5и 6(9 и 10,11 и 12) могут быть использованы например, стандартные микросхемы 571ХЛ5(4).

Подключение одного вывода регистра 18 (19) к выходам попарносоединенных между собой шинных формирователей 9 и 11 (10 и 12), а другим - к шине 20 питани увеличивает помехозащищенность и соответственно надёжность устройства в моменты времени одновременного нахождени этих элементов в высокоимпедансном состо нии (в эти моменты времени соответствующие входы блока 1 оперативной пам ти обладают минимальной помехозащищенностью ).

Первый 13 (второй 14) элемент И-НЕ предназначен дл управлени передачей информации от центрального процессора (блока 1 оперативной пам ти) к блоку 1 оперативной пам ти (центральному процессору ) через вторую (первую) группу 2,2 (2.1) информационных шинных формирователей двунаправленного шинного формировател 2 в режиме записи (считывани ) информации из центрального процессора (блока 1 пам ти) в блок оперативной пам ти (центральный процессор).

Третий элемент И-НЕ 15 предназначен дл перевода шинных формирователей 5, 11

0 и 12 из третьего состо ни в активное при обмене информацией между центральным процессором и блоком 1 оперативной пам ти .

Элемент НЕ 17 предназначен дл бло5 кировки включени триггера 3 обращени и

срабатывани второго элемента И-НЕ 14 в

режимах записи информации центрального

процессора в блок 1 оперативной пам ти.

Устройство работает следующим обра0 зом.

Устройство используетс в двух состо ни х работоспособности. Состо нию независимой работы процессоров соответствует отсутствие сигналов на входах 27, 28, 30 и

5 32 устройства, при котором шинные формирователи 2.1, 2.2, 5, 11 и 12 закрыты (выходы установлены в третье высокоимпендансное состо ние). В этом случае блок 1 оперативной пам ти, вл ющийс запоминающим

0 устройством процессора ввода-вывода, работает под управлением его сигналов.

Сигналы обращени и записи поступают в блок 1 пам ти от процессора ввода-вывода через входы 25 и 26 устройства и

5 шинные формирователи 9 и 10. Коды адресов поступают на группу адресных входов блока 1 пам ти через группу 6 шинных формирователей , а данные между процессором ввода-вывода и его блоком 1 оперативной

0 пам ти передаютс через группу 23 входоввыходов магистрали данных процессора ввода-вывода.

В состо ние обмена информацией между центральным процессором и блоком 1

5 оперативной пам ти процессора ввода-вывода (и функционирование в этом состо нии ) устройство переходит следующим образом.

На вход 30 устройства поступает сигнал

0 от центрального процессора, запрашивающий разрешени процессора ввода вывода на обмен. По готовности последнего к обмену (либо при работе последнего без обращени к блоку 1 оперативной пам ти) он

5 формирует сигнал на входе 32 устройства. Данный сигнал синхронизируетс с работой центрального процессора с помощью триггера 4 и передаетс в центральный процессор через элемент И 8 в качестве сигнала, разрешающего обмен.

Далее работа устройства может проходить в двух режимах.

При считывании информации из блока 1 пам ти в центральный процессор сигнал вырабатываетс на входе 27 и не вырабатываетс на входе 28 устройства. При этой комбинации сигналов триггер 3 обращени формирует сигнал обращени к пам ти, поступающий на вход обращени блока 1 пам ти через злемент ИЛИ 16 и шинный формирователь 11. Одновременно срабатывает второй элемент И-НЕ 14 и открывает группу 2.1 шинных формирователей, через которую информаци передаетс с группы входов-выходов блока 1 пам ти на группу 21 входов-выходов магистрали данных центрального процессора.

При записи информации в блок 1 оперативной пам ти процессора ввода-вывода из центрального процессора сигналы поступают на входы 27 и 28, поэтому сигнал записи поступает в блок 1 пам ти с входа 28 через шинный формирователь, а сигнал обращени , формируемый на выходе элемента И 7, поступает на соответствующий вход блока 1 пам ти через элемент ИЛИ 16 и шинный формирователь 11. Адрес поступает от центрального процессора на группу адресных входов блока 1 пам ти через группу 5 шинных формирователей, а информаци - с группы 21 входов-выходов магистрали данных центрального процессора на группу информационных входов-выходов блока 1 пам ти через группу 2.2 шинных формирователей .

Таким образом, передача информации между центральным процессором и процессором ввода-вывода передаетс не в два этапа, как в прототипе (запись в пам ть межпроцессорного обмена и считывание из пам ти межпроцессорного обмена), а за один сеанс обмена информаци передаетс от центрального процессора к процессору ввода-вывода и наоборот, что вдвое сокращает врем межпроцессорного обмена. При этом сокращаютс аппаратные затраты на реализацию устройства (исключаютс специальный блок пам ти межпроцессорного обмена и регистр дл временного хранени информации ). Дополнительный выигрыш обеспечиваетс упрощением одного из двух процессоров (процессора ввода-вывода), так как в нем исключаютс временные и аппаратные затраты, св занные с формированием массивов информации Дл центрального процессора (св зь соответствующего процессора прототипа с пам тью межпроцессорного обмена).

Claims

Формула изобретени

Устройство дл сопр жени двух процессоров , содержащее два узла адресных

шинных формирователей, группы информационных входов которых вл ютс соответствующими группами входов дл подключени к магистрал м адреса первого

и второго процессоров, а группы выходов соединены с группой адресных входов блока оперативной пам ти, группой информационных входов-выходов подключенного к первой группе информационных входов0 выходов узла двунаправленных шинных формирователей, втора группа информационных входов-выходов которого вл етс группой входов-выходов устройства дл подключени к магистрали данных первого

5 процессора, первый элемент И и триггер обращени к пам ти, первый установочный вход которого вл етс входом устройства дл подключени к выходу обращени первого процессора, второй установочный вход

0 и вход сброса триггера обращени к пам ти и первый вход первого элемента И образуют группу входов устройства дл подключени к группе синхровходов первого процессора, отличающеес тем, что, с целью

5 сокращени аппаратных затрат устройства, в него введены триггер синхронизации, три элемента И-НЕ, второй элемент И, элемент ИЛИ, два шинных формировател обращени , два шинных формировател записи,

0 элемент НЕ и два резистора, причем информационные входы первых шинных формирователей обращени и записи вл ютс соответствующими входами устройства дл подключени к выходам обращени и записи второго процессора, а управл ющие входы вл ютс входом устройства дл подключени к выходу блокировки второго процессора и соединены с управл ющим входом второго узла адресных шинных формирователей, информационный вход второго шинного формировател записи вл етс входом устройства дл подключени к выходу записи первого процессора и соединен с первым входом первого элемента И-НЕ,

5 вторым входом первого элемента И и через элемент НЕ с третьим установочным входом триггера обращени к пам ти к первому входу второго элемента И-НЕ, вторым входом подключенного к выходу элемента ИЛИ и

0 информационному входу второго шинного формировател обращени , первый и второй входы элемента ИЛИ соединены соответственно с выходами триггера обращени к пам ти и первого элемента ИЛИ, третий

5 вход которого соединен с входом дл подключени выхода обращени первого процессора и первым входом третьего элемента И-НЕ, выходом подключенного к управл ющим входам первого узла адресных шинных формирователей и вторых шинных формирователей адреса и обращени , вторые входы первого и третьего элементов И-НЕ вл ютс входом устройства дл подключени к выходу запроса первого процессора, выходом устройства дл подключени к входу запроса второго процессора и соединены с третьим входом второго элемента И-НЁ и первым входом второго элемента И, выход которого вл етс выходом устройства дл подключени к входу разрешени обмена первого процессора, а второй вход соединен с третьим входом третьего элемента И-НЕ и выходом триггера синхронизации, информационный вход которого вл етс входом устройства дл подключени к выходу разрешени обмена второго процессора, а синхровход соединен с группой входов устройства дл подключени к группе синхровыходов второго процессора, выходы первого и второго шинных формирователей обращени соединены с входом обращени блока оперативной пам ти и через первый резистор с шиной питани устройства, выходы первого и второго шинных формирователей записи соединены с входом записи блока оперативной пам ти и через второй резистор с шиной питани устройства, группа информационных входов-выходов блока оперативной пам ти образует группу входов-выходов устройства дл подключени к магистрали данных второго процессора, выходы первого и второго элементов И-НЕ подключены соответственно к первому и второму управл ющим входам узла двунаправленных шинных формирователей .

25 „ 26 29 30 32 24f п 5 70 о о о