SU1193675A1 - Микропрограммный модуль - Google Patents

Abstract

1 . МККРОПРОГРМ1МНЫЙ МОДУЛЬ,. содержащий запоминающий .блок адресных микрокоманд, блок пам ти оп рацинных микрокоманд, регистр пере- дачи управлени , первый, второй и третий блоки элементов И, первый блок элементов ИЛИ, первый и второй буферные регистры, триггер пуска и генератор тактовых импульсов, причем выход кода адреса операционной микрокоманды запоминающего блока адресных микрокоманд соединен с адресны входом блока пам ти операционных микрокоманд, выход кода микрооперации которого  вл етс  первым управл ющим выходом модул , группа входов первого блока элементов ИЛИ  вл етс  группой входов запросов на передачу управлени  модул , выход первого буферного регистра соединен с первым входом первого блока элементов И, выход которого соединен с первым адресным входом запоминающего блока адресных микрокоманд, выход кода операций которого соединен с первым информационным входом регистра передачи управлени , второй информационный вход которого соединен с выходом кода адреса передачи управлени  запоминающего блока адресных микрокоманд, выход кода косвенного адреса следующей адресной микрокоманды которого соединён с информационным входом второго буферного регистра, выход которого соединен с первым входом второго блока элементов И, выход признака обращени  к блоку пам ти операционных микрокоманд запоминающего блока адресных микрокоманд соединен с входом управлени  записью блока пам ти i операционных микрокоманд, единичный (Л выход триггера пуска соединен с входом запуска генератора тактовых импульсов, выход которого соединен с входом синхронизации запоминающего блока адресных микрокоманд, выход признака конца подпрограммы блока пам ти операционных микрокоманд соединен с входом установки в С триг гера пуска, отличающийс  со тем, что, с целью расширени  области О) применени  модул  путем организации ел транзитной передачи управл ющей информации , он дополнительно содержит блок регистров приема, регистр собственного адреса, третий и четвертый буферные регистры, второй , третий и четвертый блоки элементов ИЛИ, четвертый и п тый блоки элементов, И, триггер состо ни  обработки запроса, выходной регистр, п ть элементов ИЛИ, шесть одновибраторов, два элемента И, элемент задержки, демультиплексор и блок- выбора направлени  передачи управлени , содержащий две

Description

схемь сравнени  и дев ть элементой И, причем выход третьего блока элементов И соединен с вторым адресным входом запоминающего блока адресных микрокоманд, третий адресный вход которого соединен с выходом кода косвенного адреса следующей адресной микрокоманды запоминающего блока адресных микрокоманд, четвертый адресный вход которого соединен с выходом четвертого блока элементов И, первый вход которого соединен с выходом третьего буферного регистра, информационный вход которого соединен с выходом второго блока элементов И, второй вход которого соединен с первым входом первого элемента ИЛИ и с выходом первого одновибратора, вход которого соединен с первым инверсным входом первого элемента И, с выходом первого элемента И блока выбора направлени  передачи управлени , с инверсным входом п того блока элементов И, с входом установки в 1 триггера состо ни  обработки запроса .и с входом второго одновибратора , выход которого соединен с вторым входом второго блока элементов И, п тый адресный вход запоминающего блока адресных микрокоманд  вл етс  входом условий модул , вход установки в О триггера состо ни  обработки запроса соединен с первыми входами второго и третьего элементов ИЛИ, спервым управл ющим входом блока регистров приема и с выходом третьего одновибратора, вход которого соединен с выходом признака конца подпрограммы запоминающего блока адресных микрокоманд, вход начальной установки которого соединен, с выходом второго элемента ИЛИ, второй вход которого соединен с инверсным входом третьего блока элементов И,с вторым входом первого элемента ИЛИ, с выходом четвертого одновибратора и с входом элемента задержки, выход которого соединен с вторым входом первого блока элементов И, выход триггера состо ни  обработки запроса соединен с входом четвертого одновибратора , выход первого элемента ИЛИ соединен с входом установки в 1 триггера пуска, пр мой вход третьего блока элементов И и третий вход первого элемента ИЛИ подключен к входу кода команды модул , выход кода операционной части запроса на

йередачу управлени  регистра передачи управлени  соединен с первыми входами третьего и четвертого блоков элементов ИЛИ, выходы которых соединены соответственно с пр мым входбм п того блокаэлементов И и с информационным входом первого буферного регистра, вход установки в О которого соединен с входом установки в О четвертого буферного регистра и с выходом п того одновибратора, вход которого соединен с выходом второго элемента И, первый инверсный вход которого соединен с вторым управл ющим входом блока регистров приёма и с выходом признака наличи  собственного адреса регистра передачи управлени , выход кода адресной части запроса на передачу управлени  которого соединен с первым входом второго блока элементов ИЛИ и с вторым входом третьего блока элементов ИЛИ, третий вход которого соединен с первым информационным выходом блока регистров приема и с вторым входом второго блока элементов ИЛИ, выход которого соединен с информационным входом четвертого буферного регистра, выход которого, соединен с первыми входами первой и второй схем сравнени , второй информационный выход блока регистров приема соединен с четвертым йходом третьего блока элементов ИЛИ и с входом четвертого блока, элементов ИЛИ, информационный вход блока регистров приема соединен с выходом первого блока элементов ИЛИ, вход начальной установки модул  подключен к входу начальной установки блока регистров приема, третий управл ющий вход которогр соединен с выходом первого элемента И, второй инверсный вход которого соединен с выходом четвертого элемента ИЛИ, входы которого- с первого по восьмой соединены соответственно с первого по восьмой управл ющими входами демультиплексора и с выходами соответственно с второго по дев тый элементов И блока выбора направлени  передачи управлени , вторые вход схем сравнени  соединены с выходом регистра собственного адреса, информационный вход которого  вл етс  входом собственного адреса модул , выхо п того блока элементов И соединен с информационным входом выходного регистра , выход которого соединен с информационным входом демультиплексора и с входом п того элемента ИЛИ, выход которого соединен через шестой одновибратор с входом установки в О выходного регистра, с четвертым управл ющим входом блока регистров приема и с вторым входом третьего элемента ИЛИ, выход которого соедине с входом установки в О регистра передачи управлени , второй инверсный вход второго элемента И соединен с третьим информационным выходом блока регистров приема, выходы с первого по восьмой демультиплексора  вл ютс  соответственно с второго по дев тый управл ющими выходами модул , первые входы второго, третьего и четвертого элементов И блока выбора направлени  передачи управлени  соединены с выходом Больше первой схемы сравнени , выход Меньше которой соединен с первыми входами п того, шестого и седьмого элементов И блока выбора направлени  передачи управлени , выход Равно первой схемы сравнени  соединен с первыми входами первого , восьмого и дев того элементов И блока выбора направлени  передачи управлени , выход Больше второй , схемы сравнени  соединен с вторыми входами второго, п того и восьмого . элементов И блока выбора направлени  передачи управлени , выход Меньше второй схемы сравнени  соединен с вторыми входами третьего, шестого и дев того элементов И блока выбора направлени  передачи управлени , выход Равно второй схемы сравнени  соединен с вторыми входами четвертого , .седьмого и первого элементов И блока выбора направлени  передачи.

1, Модуль по п.I, отличающ и и с   тем, что блок регистров приема содержит группу из fi регистров ( 1, 2,...) группу из (п -1 ) блоков элементов ИЛИ, группу из п блоков элементов И, группу из п элементов ИЛИ, группу из п коммутаторо блок элементов И, элемент И и элемент ИЛИ, причем входы установки в регистров группы подключены к входу начальной установки блока, первый управл ющий вход блока подключен к первому входу элемента ИЛИ, второй и третий вхеды которого подключены соответственно к третьему и четвертому управл ющим входам блока

выход элемента ИЛИ подсоединен к первому пр мому входу элемента И, инверсный вход которого подключен к второму управл ющему входу модул  второй пр мой вход элемента И соединен с первыми управл ю1цнми входами с второго по (ц-1)-й коммутаторов группы, с управл ющим входом первого коммутатора группы и с выходом первого элемента ИЛИ группы, который .  вл етс  третьим информационным выходом блока, остальные управл к цие входы с второго по .()й коммутаторов группы соединены с соответствующими выходами с второго по :,п-1)-й элементов ИЛИ группы, выход i-ro регистра группы (,2,...M) соединен с первым входом i -го блока элементов И 1руппы и с входом i-ro элемента ИЛИ группы, информационный вход j-ro регистра группы (- ,... п-1) соединен с выходом блока элементов ИЛИ группы, первый и второй входы которого соединены соответственно с выходами j-ro коммутатора группы и (j +1)-го блока элементов И группы, информационный вход п-го регистра группы соединен с выходом п-го коммутатора , первый управл ющий которого соединен с выходом п-го коммутатора группы и с первым инверсным входом блока элементов И, остальные управл ющие входы п-го коммутатора соединены с соответствующими выходами с второго по (п-1)-й коммутаторов группы, выход элемента И соединен с вторыми входами с первого по п-й блоков элементов И группы и с BTOpbiM инверсным входом блока элементов И, пр мой вход которого  вл етс  информационным входом блока, первый и второй выходы первого блока элементов И группы  вл ютс  соответственно первым и вторым информационными выходами модул .

3, Модуль «по п.1,отличающ и и с   тем, что запоминающий бло aдpec ыx микрокоманд содержит посто нную пам ть, дешифратор, регистр группу сумматоров по модулю два, элемент задержки и блок элементов ИЛИ, причем первый, второй, третий и четвертый входы блока элементов ИЛИ  вл ютс  соответственно первым, вторым, третьим и четвертым адресными входами блока, первый выход

группы выходов блока элементов ИЛИ соединен с первыми входами сумматоров по модулю два группы, остальные выходы группы блока элементов ИЛИ соединены с первой группой информационных входов регистра, втора  группа информационных входов которого подключена к выходам сумматоров по модулю два группы, вторые входы которых подключены к п тому адресному входу блока, вход установки в О регистра  вл етс  входом начальной установки блока, выход регистра соединен с информационным входом дешифратора , стробирующий вход которого соединен с входом элемента задержки

и  вл етс  входом синхронизации блока , выход элемента задержки  вл етс  выходом признака обращени  к запоминакнцему блоку операционных микрокоманд блока, выход дешифратора соединен с адресным входом посто нной пам ти, первый, второй, третий, четвертый и п тый выходы которой  вл ютс  соответственно выходами кода адреса операционной микрокоманды блока, кода косвенного адреса следующей адресной микрокоманды блока, кода операции, блока, кода адреса передачи управлени  блока и признака конца подпрограммы блока.

I

Изобретение относитс  к вычислительной технике и может быть использовано при построении высокопроизводительных управл ющих II вычислительных систем с использованием множества однотипных микропрограммных управл ющих устройств (модулей), .

Цель изобретени  - расширение области применени  модул  путем организации транзитной передачи управл ющей информации.

На фиг.1 представлена функциональна  схема предлагаемого микропрограммного модул ; на фиг.2 - функциональна  схема запоминающего блока адресных микрокоманд; на фиг.З функциональна  схема блока регистров приема; на фиг.4 - функциональна  схема блока выбора направлени  передачи управлени .

Микропрограммный модуль распределенной вычислительной системы (фиг.1) содержит запоминающий блок 1 адресных микрокоманд, блок 2 пам ти операционных микрокоманд, блок 3 регистров приема, блок А выбора направлени  передачи управлени , регистр 5 передачи управлени  с выходами 5,1 5.3 соответственно кода операционной частей запроса на передачу управлени . кода адресной части запроса на передачу управлени  и признака наличи  собственного запроса данного модул , регистр 6 собственного адреса, второй 7, третий 8, четвертый 9 и первый 10 буферные регистры, выходной регистр 11, третий 12, второй 13 и четвертый 14 блоки элементов И, второй 15 и первый 16 блоки элементов ИЛИ, триггер 17 пуска, генератор 18 тактовых импульсов, второй 19, первый 20 и третий 21 одновибраторы, триггер 22 состо ни  обработки запроса , четвертый одновибратор 23, элемент 24 задержки, третий блок 25 элементов ИЛИ, п тый элемент ИЛИ2б, шестой одновибратор 27, четвер- ый элемент ИЛИ 28, первый элемент И 29, первый блок 30 элементов ИЛИ, четвертый блок 31 элементов ИЛИ, первый блок 32 элементов И, второй элемент ИЛИ 33, вход 34 кода команды, вход 35 логических условий, вход 36 собственного адреса, группу входов 37,1 37.8 запросов на передачу управлени , вход 38 начальной установки, первый управл ющий выход 39, с второгр40 1. по дев тый 40.8 управл ющие выходы, третий 41, четвертый 42, первый 43, второй 44 и п тый 45 адресные входы запоминающего блока адресных микрокоманд, вход 46 синхронизации запоминающего блока адресных микрокоманд , выход 47 кода адреса операционной микрокоманды запоминающего блока адресных микрокоманд, выход 48 признака обращени  к блоку пам ти операционных микрокоманд запоминающего блока адресных микрокоманд, выход 49 кода косвенного адреса следующей

311

адресной микрокоманды запоминающего ) блока адресных микрокоманд, выход 50 кода операции запоминающего блока адресных микрокоманд, выход 51 кода адреса передачи управлени , выход 52 признака конца подпрограь1мы запоминакйцего блока адресных микрокоманд, третий 53 и четвертый 54 управл и цие входы блока регистров приема, информационный вход 55 блока регистров приема, втррой 56 и первый 57 управл ющие входы блока регистров приема , вход 58 начальной установки блока регистров приема, п тый блок 59 элементов И, второй элемент. И 60, п тый одновибратор 61, третий элемент ИЛИ 62 и демультиплёксор 63.

Запоминающий блок адресных микрокоманд содержит (фиг.2) блок 64 элементов ИЛИ, группу сумматоров 65 по модулю два, регистр 66, дешифратор 67, посто нную пам ть 68 и

элемент 69 задержки. I

Блок 3 регистров приема содержит (фиг.З ) группу блоков70.1- 70.h элементов И, группу элементов ИЛИ 71.1

71.п, блок 72 элементов И, элемент ИЛИ 73, элемент И 74, группу регистров 75.1-75.п и группу коммутаторов 76.1-76.п.

БЛОК 4 выбора направлени  передачи управлени  содержит (фиг.4) дев ть элементов И 77.1 -77.9 и две схемы 78 и 79 сравнени .

Микропрограммный модуль функционирует в п ти режимах; режиме обработки собственной микропрограммы, режиме обработки собственной подпрограммы , режиме передачи управлени  аналогичному модулю,режиме транзитной передачи управлени  и режиме обработки запроса на передачу управлени  от другого аналогичного модул  системы.

В этих режимах в. начальный момент все регистры модул  обнулены, и в регистр 6 собственного адреса записана информаци  о коде номера строки и столбца данного микропрограммного модул .

Работа микропрограммного моцул  в режиме обработки собственной микропрограммы начинаетс  путем подачи на вход 34 модул  команды, определ ющего начальный адцес микропрограммы. Так как триггер 22 находитс  в нулевом состо нии (нет запросов от самого устройства на обработку собственной

36754

подпрограмьи и запросов на обработку этим модулем сигналов со стороны других аналогичных модулей j, то сигнал с выхода одновибратора 23 разрешает прохождение с входа 34 устройства начального адреса выполн емой микропрограммы через блок 12 элементов И и блок 64 элементов ИЛИ на информационный вход регистра 66 aanohm0 нающего блока I адресных микрокоманд /(фиг. 2). Подача кода операции,. оп1 едел ющего началышй адрес микро-. программы, на вход 34 микропрограммного модул  через блок 16 элементов ШШ обуславливает единичный сигнал на S-входе RS-триггера 17 пуска

: и устанавливает его в единичное состо ние , запуска  тем самым генератрр 18 тактовых импульсов, сигнал с выхода которого поступает на вход 46 сиихрониэации запоминающего блока адресных микрокоманд, иницииру  начало выполнени  микропрограммы. По приходу на стробирующий вход дешифратора 67

5 импульса с входа 46 запоминающего блока адресных микрокоманд происхо- . дит выборка управл ющей информации из пам ти 68 по адресу, .записанному в регистре 66. С пам ти 68 запоминающего блока 1 адресных команд считываетс  микрокоманда, формат которой определ ет адрес операционной микрокоманды (выход 47), косвенный адрес следующей адресной микрокоманды (выход 49)т признак окончани . вьтолнени  микропрограммы (выход 52), адрес модул , которому передаетс  управление (выход 51 ), код операции микропрограммы, которой передаетс  управление (выход 50).

По коду адреса операционной микрокоманды с выхода 47 считываетс  : микрокоманда из блока 2 пам ти на управление, например АЛУ процессора или другим операционным блоком средств обработки информации.

Код адреса- следующей адресной микрокоманды, снимаемый с выхода 49 запоминающего блока 1 адресных микрокоманд , содержит.посто нную (А) и переменную ( )части. Переменна  часть кода адреса следующей адресной микрокоманды определ ет модифициру емую часть адреса поступающими логи-

ческими услови ми на вход 35 запоминающего блока 1 адресных микрокоманд . Код косвенного адреса следующей адресной микрокоманды с выхода 49 поступает на вход 41 и через блок 64 элементов ИЛИ записьшаетс  в регистр 66. Поступающие с входа 35 логические услови  МОДИФИЦИР5ПОТ переменную часть кода на группе сумматоров по модулю два (65-1 - 65, п ). В зависимости от поступивших логических условий в регистре 66 формируетс  адрес очередной адресной микрокоманды , который по приходу импуль са с входа 46 производит выборку ног вой адресной микрокоманды из пам ти 68 запоминающего блока 1 адресных микрокоманд. По приходу сигнала с выхода 52 запоминающего блока 1 адресных микрокоманд по окончании выполнени  микропрограммы на выходе одновибратора 21 формируетс  импульс который через элемент ИЛИ 33 обнул ет .регистр 66 запоминающего блока 1адресных микрокоманд, сигнал об окончании микропрограммы с выхода признака конца подпрограммы блока 2пам ти операционных микрокоманд поступает на R-вход RS-триггера пуска н-обнул ет его, что прекращает работу генератора тактовых импульсов Микропрограммный модуль переходит в исходное состо ние. При работе микропрограммного моду-зо рез

л  в режиме обработки собственной подпрограммы в определенном участк микропрограммы находитс  микрокоманда , осуществл юща  выдачу запроса на обработку собственной подпрограммы . В формате микрокоманды с пам ти 68 запоминающего блока адресных микрокоманд поступает информаци об адресе следующей микрокоманды с выхода 49 на вход 41 запоминающего блока 1 адресных микрокоманд и . вход буферного регистра 7, которьй хранит текущее значение адреса следующей микрокоманды. Одновременно с этим на первый информационный вход регистра 5 передачи управлени  с выхода 50 запоминающего блока 1 адресных микрокоманд считываетс  код адреса микрокоманды, с которой микропрограммньш модуль должен начать выполнение подпрограммы. С выхода 51 запоминающего блока адресных микрокоманд на второй информационный вход регистра 5 передачи управлени  считываетс  -информаци  от адреса модул , которому передаетс  управление: в режиме обработки собственной подпрограммы - это соб11

ный регистр 9, который хранит текущее значение этой информации, на первый вход блока 4 выбора направлени  передачи управлени . Информаци  о собственном адресе данногр модул  в распределенной управл ющей системе поступает с регистра 6 собственного адреса на второй вход блока 4 выбора направлени  передачи управлени  , где происход т сравнение адресов запроса на передачу управлени  и данного модул  и выработка дев ти управл ющих сигналов, восемь из которых дают точную информацию о направлении передачи управл ющей информации одному из восьми соседних модулей, наличие дев того сигнала на втором выходе блока 4 указывает на необходимость обработки запроса на передачу управлени  данным микропрограммным модулем.

Единичный сигнал с второго выхода блока 4 выбора направлени  передачи управлени  устанавливает RS-триггер 22 состо ни  обработки запроса в единичное состо ние и через одновибратор 19 разрешает перезапись информации от адреса -следующей микро 5 ственный адрес данного микропрограммного модул  (код номера строки и номера столбца ) в распределенной управл ющей системе. Выдача данным модулем запроса на передачу управлени  инициализуетс  единичным сигналом метки-признака,записанным в поле 5.3 регистра 5 передачи управлени .Этот единичный сигнал, поступа  на вход 56 блока 3 регистров приёма,  вл етс  запрещающим сигналом (через элемент И 74 и блоки 70.1 - 70.П элементов И дл  выдачи информации из блока 3 регистров приема, который организован как очередь запросов на передачу управлени  от аналогичных модулей по типу Первый прин т - первый обслужен . Таким.образом, при вьвдаче собственного запроса на передачу управлени  данным модулем запрещаютс  режим транзитной передачи управлени  и режим обработки запроса на передачу управлени  от другого аналогичного модул , т.е. собственный запрос на передачу управлени  обладает высшим (абсолютным) приоритетом. С пол  .5.2 регистра 5 передачи управлени  информаци  о собственном адресе данного модул  поступает чеблок 15 элементов ИЛИ и буфер7 команды.из буферного регистра 7 в буферный регистр 8, где он и хранитс  все врем  обработки запроса. Установка RS-триггера 22 в единичное состо ние через одновибратор 23 и элемент ИЛИ 33 обнул ет регистр 66 запоминающего блока 1 адресных микро команд, импульс с одновибратора 23 подтверждает запуск тактового генера тора и запрещает прохождение информации о начальном адресе микрокоманды с входа 34 модул  через блок 12 элементов И на вход 44 запоминающего блока 1 адресных микрокоманд. Импульс с одновибратора 23 через зле мент 24 задержки поступает с задержкой , необходимой дл  установки в нулевое состо ние регистра 66 запоминающего блока 1 адресных микрокоманд на разрешающие входы блока 32 элемен тов И, разреша  перезапись информациио коде адреса подпрограммы из буферного регистра 10, куда информаци  . записана через блок 31 элементов ИЛИ иЗ пол  5.1 регистра 5 передачи управлени , в регистр 66 через блок 64 элементов ИЛИ и вход 43 запоминающего блока 1 адресных микрокоманд Запоминающий блок 1 адресных микрокоманд , получив информацию по входу 43, функционирует аналогично режиму обработки собственной микропрограммы Конец выполнени  подпрограммы инициируетс  единичным сигналом на выходе 52 запоминающего блока адресных микрокоманд и выходе признака конца подпрограммы блока пам ти операци .онных микрокоманд, по которым прекращает работу генератор тактовых импульсов . Через одновибратор 21 сигна с выхода 52 запоминающего блока 1 адресных микрокоманд обнул ет RS-триг гер состо ни  обработки запроса,чере одновибратор 21 и элемент ИЛИ 33 обнул етс  регистр 66 запоминающего блока 1 адресных микрокоманд, через одновибратор 21 и элемент ИЛИ 62 обнул етс  регистр 5 передачи управлени , и при допущении пустой очереди через элемент И 60 одновибратор 61 формирует импульс на обнуление буфернЬгх регистров 9 и 10, что ведет к по влению нулевого сигнала на- выходе элемента И 77, блока 4 выбора направлени  передачи управлени . По этому сигналу подтверждаетс  нулевое состо ние RS-триггера 22,одновибрато 20 формирует импульс, который разре75 . 8 шает перезапись информации об адресе хранимой следующей микрокоманды из буферного регистра 8 через блок 14 элементов И и блок 64 элементов ИЛИ в регистр 66 запоминающего блока 1 адресных микрокоманд и через блок 16 элементов ИЛИ устанавливает RSтриггер 17 пуска в единичное состо ние , иницииру  работу генератора 18 тактовых импульсов дл  продолжени  синхронного выполнени  прерванной микропрограммы. Глубина прерывани  текущей микропрограммы запросом на обработку собственной подпрограммы равна единице. Продолжение обработки прерванной микропрограммы происходит аналогично режиму обработки собственной микропрограммы. При работе модул  в режиме передачи управлени  аналогичному модулю в определенном участке микропрограммы находитс  микрокоманда, осуществл юща  выдачу запроса на передачу управлени  аналогичному микропрограмномумодулю и состо ща  из двух частей . В первой части содержитс  информаци  о коде микропрограммы (адрес микрокоманды, с которой необходимо начать выполнение микропрограммы ), во второй части - об адресе микропрограммного модул , которому передаетс  управление, т.е. код номера строки и номера столбца модул  в распределенной управл ющей системе. В формате микрокоманды с пам ти 68 запоминающего блока 1 адресных микрокоманд . считываетс  информаци  об адресе следующей микрокоманды с . выхода 49 на вход 41 и буферный регистр7 , хран щий текущее значение адреса следующей микрокоманды. При необходимости передачи управлени  аналогичному модулю микрокоманда, осуществл юща  эту передачу, записываетс  в регистр 5 передачи управле НИН. На его первый информационный вход поступает информаци  о первой части микрокоманды (код микропрограммы по передаче управлени  ), на . второй информационный вход - о вто-I рои части микрокоманды (адрес микропрограммного модул , которому передаетс  управление ). Вьщача запроса на передачу управлени  другому аналогичному модулю иниализируетс  единичным сигналом с выхода 5.3- признака регистра 5 передачи управле- : ни , где хранитс  управл юща  ий .9

формаци  до окончани  обработки этого запроса. Сигнал метки-признака, пол  5.3 регистра 5 передачи управлени , поступа  на вход блока 3 регистров приема, запрещает обра- ботку запросов на передачу управлени  от других аналогичных модулей (движение очереди запросов не происходит ) . Информахщ  об адресе модул , которому передаетс  управление с пол  5.2 регистра 5 передачи управлени  через блок 15 элементов ИЛИ и буферный регистр 9,который хранит текущее состо ние этой информации, поступает на соответствующий вход блока 4 выбора направлени  передачи управлени , где она сравниваетс  с содержимым perHCTpia 6 собственного адреса, информаци  с которого поступает на соответствующий вход блока 4 выбора направлени  передачи управлени , который функционирует аналогично режиму обработки собственной подпрограммы. Восьмиразр дный код направлени  передачи управлени  информации поступает на управл ющий вход демультиплексора 63, определ   тем самым одно из восьми возможных направлений вьщачи информации: Вверх, Влево Вниз, Вправо, Вверх-влево, Вверх-вправо, Вниз-влево, Внизвправо .. Нулевой .сигнал на выходе элемента И 77.9 блока 4 выбора направлени  передачи управлени  через одновибратор 19 запрещает перезапись адреса следующей микрокоманде из буферного регистра 7 в буферный регистр 8,т.е. выполнение текущей микропрограммы после выдачи запроса на передачу управлени  в данном режиме не 11рерываетс ,а функционирование модул  продолжаетс  аналогично режиму обработки собственной микропрограммы . Управл юща  информаци  из регистра 5 передачи управлени  через блок 25 элементов ИЛИ и блок 59 элементов И по разрешающему нулевому сигиалу блока 4 выбора направлени  передачи управлени  переписываетс  в выход-г ной регистр 1I, откуда поступает на информационный вход демультиплексора 63, который осуществл ет выдачу управл ющей информации соседнему аналогичному модулю в соответствии с кодом на своем управл ющем входе. По сигналу выдачи управл ющей информа9367510

щш в демультйплексор 63 через элемент ИЛИ 26 одновибратор 27 формирует импульс, который с задержкой, необходимой дл  завершени  переходных Процессов по передаче управл ющей информации соседнему аналогичному модулю с демультиплексора 63, обнул ет выходной регистр и через элемент ИЛИ 62 обнул ет буферные

0 фегистры 9 и 10. Микропрограммный модуль переходит в исходное состо ние .

Соседний микропрограммный модуль, получив по своему адресу управл ющую

t5 информацию, либо принимает на обработку запрос на передачу управлени  (если адрес запроса и адрес этого модул  идентичны ), либо осуществл ет транзитную передачу управл ющей информации (если адрес запроса и адрес этого модул  не совпадают).

В режиме транзитной передачи управ- лени  запросы на передачу управлени  с других аналогичных микропрограммных

5 1 юдулей поступают на входы 37,1-37.8 модул , откуда через ёлок 30 элементов ИЛИ поступает на информационный вход 55 блока 3 регистров приема,который организован как очередь запросов на

Q передачу управлени  типа Первым

поступил - первый обслужен. В начальньй момент функционировани  на вход 38 модул  (фиг.4) подаетс  единичный -сигнал, которьй, поступа  на вход 58 блока 3 .

ров приема, обнул ет регистры 75..i75 .П приема (где п- длина очереди), Так как до прихода запроса очередь : пуста, нулевой сигнал с выхода элемента ИЛИ 71.1 через элемент И 74 и нулевой сигнал с выхода элемента ИЛИ 71. п поступают на инверсные входы блока 72 элементов И, разреша  тем самым прием запросов на передачу управлени  в очередь Первый прин тпервый обслужен. Так как регистр 75.1 пуст, то нулевой сигнал с элемента ИЛИ 71.1 через коммутатор 76.1

разрешает прием информации в первый Q регистр 75.1 очереди и через коммутатор 76.2 запрещает прием информации во второй регистр 75:2, нулевое значение которого в свою очередь через элемент ИЛИ 71,1 и коммутатор J 76.2  вл етс  разрешающим сигналом дл  записи информации в регистр 75.1 и через элемент ШШ 71.2 и xoMi-iyTaтор 76.3  вл етс  запрещающим сиг1

налом дл  записи информации в третий регистр 75.3 . Таким образом, группа элементов ИЛИ 71.1 - 71. п и группа коммутаторов 76.1 - 76. п методом попарного запрета-разрешени  между регистрами 75.1- 75. п организует очередь так, что запись информации в блок 3 регистров приема осуществл етс  в строгой последовательности-, начина  с регистра 75.1 и конча  регистром . Так, например, в первый момент времени запись информации разрешена только в первьй регистр 75.1 . После заполнени  этого регистра единичный сигнал с элемента ИЛИ 71.1 запрещает через коммутатор 76.1 запись информации в регистр 75. 1 разрешает запись следующего запроса на передачу управлени  во второй регистр 75.2 и т.д. Если очередь заполнена, то единичные .сигналы с группы элементов ИЛИ 71.1- 71. п, поступа  на-управл ющие входы коммутаторов 76-1- 76.п, запрещают прием информации во все регистры 75.1 - 75.П. Единичный сигнал с выхода элемента ИЛИ 71.п, поступа  на инверсньй вход блока 72 элементов И подтверждает этот запрет,Продвижение очереди осуществл етс  через группу блоков 70. - 70. п элементов И по разрешающему сигналу с выхода элемента И 74 при отсутствии собственной выдачи запроса на передачу управлени  (нулевой сигнал с пол  5.3 регистра передачи управлени  поступает на вход 56 блока регистров приема, что  вл етс -инверсным входом элемента И 74) и при условии , что очередь содержит хот  бы одну за вку на передачу управлени  . В6 врем  продвижени  очереди единичный сигнал с выхода элемента И 74 запрещает через блок 72 элементов И прием информации в блок 3 регистров приема. Продви :ёние очереди происходит по трем управл ющим сигналам , единичное состо ние которых говорит о возможности продвижени  очереди в блоке 3 регистров приема. Первый сигнал поступает с выхода одновибратора 27 на вход 54 блока 3 регистров приема, если модуль производил либо транзитную передачу управлени , либо передачу собственног запроса управл ющей- информации в соседний аналогичный модуль. Второй сигнал продвижени  очереди поступае

9367512

с выхода одновибратора 21 на вход 57 блока 3 регистров приема после окончани  выполнени  микропрограммы по запросу на передачу управлени . Третий управл ющий сигнал продвижени  очереди поступает с выхода элемента И 29 на вход 53 блока 3 регистров приема, задает начальное продвижение очереди, если модуль до данного момента времени функционировал только в режиме обработки собственной микропрограммы . При отсутствии собственного запроса на передачу управлени  (признак пол  5 i 3 регистра 5 передачи управлени  в нулевом состо нии ) и по влении очереди в блоке 3 регистров приема сформированный до этого на блоке 4 выбора направлени  передачи управлени  нулевой сигнал

20 иа всех его выходах через элемент ИЛИ 28 и элемент И 29 разрешает начальное продвижение очереди. Информаци  об. адресе микропрограммного модул , которому необходимо передать

25 управление через блок }i элементов ИЛИ и буферный регистр 9, который хранит текущее значение этой информации, поступает на соответствующий вход блока 4 выбора направлени  передачи управлени , где сравниваетс  с адресной информацией данно , го модул , котора  поступает на соответствующий вход блока 4 выбора направлени  передачи управлени  с ре ,- гистра 6 собственного адреса моду- . л , и вырабатываетс  код адреса передачи управлени , который поступает на управл ющие входы демультиплексора 63. Управл юща  информаци  с ка регистров приема поступает на блок 25 элементов ИЛИ, откуда по разрешающему сигналу с выхода элемента И блока 4 выбора направлени  передачи управлени  через блок 59 элемен j тов И записываетс  в выходной регистр 11, откуда поступает на демультиплексор 63. Выдача информации одному из соседних микропрограммных модулей происходит аналогично режиму передачи управлени  аналогичному

50 модулю. Когда выдача информации завёршена , импульс с выхода одновибра- . тора 27, поступа  на вход 54 блока 3 регистров приема, разрешает продвижение очереди, если очередь не пуста

55 и лет собственных запросов на передачу управлени  данного модул -. Если, по вл етс  собственный запрос на

передачу управлени  (единичный сигнал признака пол  5.3 регистра 5 передачи управлени  очередь, блока регистров приема находитс  в состо . нии ожидани  до тех пор, пока это запрос не будет обслужен (регистр передачи управлени  обнулен).

Режим транзитной передачи данного запроса на передачу управлени  в модул х распределенной управл ющей системы проходит до тех пор, пока адрес этого запроса не совпадет с собственным адресом модул , обрабатывающего этот запрос в текущий момент времени.

В режиме обработки запроса на передачу управлени  рт другого аналогичного модул  после приема запросов на передачу управлени  и формирование очереди в блоке 3 регистров приема работа микропрограммного модул  до выработки сигналов направ лени  передачи управлени  блоком 4 протекает аналогично режиму транзитной передачи управлени . Если управление передано именно этому модулю , то единичный сигнал с выхода элемента И 77. 9 блока 4 выбора нап равлени  передачи управлени  запрещает запись управл ющей информации через блок 59 элементов И в выходной регистр 11, устанавливает RSтриггер 22 состо ни  обработки запроса в единичное состо ние и через одновибратрр 19 разрешает перезаш : адреса следующей микрокоманды из буферного регистра 7 в буферный регистр 8 через блок 13 элементов И, где эта информаци  хранитс  пока не будут обслужены все запросы на передачу управлени , адресованные этому модулю. По переходу R5-триггера 22 в единичное состо ние одновибратор 23 вырабатывает импульс, который через блок 16 элементов ИЛИ прдтверзкдает функционирование генератора 18 тактовых импульсов, запрещает подачу с входа 34 начального адреса микрокоманды, через элемент ИЛИ 33 обнул ет регистр 66 запоминающего блока 1 адресных микрокоманд , через элемент 24 задержки, котора  необходима дл  обнулени  регистра 6;6, разрешает прохождение начального адреса микрокоманды запроса на передачу управлени  с буферного регистра 10, который хранит ее текущее состо ние, через блок

93675,14

32 элементов И на вход 43 запоминающего блока 1 адресных микрокоманд.

По завершении вьшолнени  микропрограммы запроса на передачу управлени  на выходе 52 запоминающего Ьлока 1 адресных микрокоманд вырабатываетс  единичный сигнал, который поступает на одновибратор 21, С соответствующего выхода блока 2 пам ти опе0 рационных микрокоманд единичный сигнал окончани  подпрограммы Обнул ет RS-триггер 17 пуска, и работа генератора 18 тактовых импульсов прекращаетс . Импульс с выхода одновибра15 тора 21, поступа  на вход 57 блока 3 регистров приема, разрешает продвижение очереди через элемент ЙШ 33,обнул ет регистр 66 запоминающего блока 1 адресных микрокоманд, подготавлива 

20 его к обслуживанию следующего запроса на передачу управлени . Если следующий запрос на передачу управлени  , так же как и предыдущий, предназначаете дл  данного модул , то на

25 выходе элемента И 77.9 блока 4 вы- . бори направлени  передачи управлени  единичный уровень сигнала не измен етс , так как содержимое буферного регистра 9 после перезаписи в него

30 информации следующего запроса не измен етс . Следовательно, буферный регистр 8 продолжает хранение информации об адресе микрокоманды с которой продолжено выполнение микро,35 программы после обработки всех/ зап-, росов, предназначенных дл  этого модул . .

Единичный уровень сигнала на S- / входе RS-триггера 22 не измен етс .

40 Импульс с одновибратора 21 по окончании микропрограммы запроса на передачу управлени  обнул ет RS-триггер 22 на врем  длительности импульса . Возвращение RS-триггера 22 в

45 единичное состо ние сопровождаетс  импульсом с одновибратора 23, которык через блок 16 элементов ИЛИ и с RS --триггера 17 пуска запускает генератор 18 тактовых импульсов и дальнейшее функционирование происходит аналогично указанному.

Если следующий запрос на передачу управлени  вотличие от предыдущего предназначен дл  транзитной переда 5 чи, то дальнейшее продвижение очереди приводит к по влению нулевого сигнала на выходе элемента И 77. 9 блока 4 выбора направлени  передачи 15. управлени , так как характер информации , хран щейс  в буферном регистре 9, измен етс . Импульс, сформированный одновибратором 21, по окончании программы обнул ет. RS-триггер 22 и через элемент ИЛИ 33 регистр 66 запоминающего блока 1 адресных микро команд. Импульс с одловибратора 20 разрешает прохождение информации об адресе следующей микрокоманды из буферного регистра 8 через блок 14 эле ментов И на вход 42 запоминающего блока 1 адресных микрокоманд, и модуль переходит к o6pa6oTke собственной микропрограммы и транзитной передачи управлени  одновременно. 75. Таким образом, прерывание текущей микропрограммы происходит только в режимах обработки собственной подпрограммы и в режиме обработки запроса на передачу управлени  от другого аналогичного модул . В режиме обработки собственной микропрограммы, в режиме передачи управлени  аналогичному модулю и в режиме транзитной передачи управлени  аналогичному модулю прерьшани  текущей микропрограммы (т.е. запоминание адреса следующей микрокоманды в первом буферном регистре 8); не происходит .

.3J

I и I

t4

т

«s

w/s;

o

«O

t

evj

ri

СЭ

y

fe

Claims (3)

1 . МИКРОПРОГРАММНЫЙ МОДУЛЬ,. содержащий запоминающий .блок адресных микрокоманд, блок памяти onejрацинных микрокоманд, регистр пере- ^; дачи управления, первый, второй и третий блоки элементов И, первый блок элементов ИЛИ, первый и второй буферные регистры, триггер пуска и генератор тактовых импульсов, причем выход кода адреса операционной микрокоманды запоминающего блока адресных микрокоманд соединен с адресным входом блока памяти операционных микрокоманд, выход кода микрооперации которого является первым управляющим выходом модуля, группа входов первого блока элементов ИЛИ является группой входов запросов на передачу управления модуля, выход первого буферного регистра соединен с первым входом первого блока элементов И, выход которого соединен с первым адресным входом запоминающего блока адресных микрокоманд, выход кода операций' которого соединен с первым информационным входом регистра передачи управления, второй информационный вход которого соединен с выходом кода адреса передачи управления запоминающего блока адресных микрокоманд, выход кода косвенного адреса следующей адресной микрокоманды которого соединён с информационным входом второго буферного регистра, выход которого соединен с первым входом второго блока элементов И, выход признака обращения к блоку памяти операционных микрокоманд запоминающего блока адресных микрокоманд соединен с входом управления записью блока памяти операционных микрокоманд, единичный выход триггера пуска соединен с входом запуска генератора тактовых импульсов, выход которого соединен с входом синхронизации запоминающего блока адресных микрокоманд, выход признака конца подпрограммы блока памяти операционных микрокоманд соединен с входом установки в 0 триггера пуска, отличающийся тем, что, с целью расширения области применения модуля путем организации транзитной передачи управляющей информации, он дополнительно содержит блок регистров приема, регистр собственного адреса, третий и четвер‘тый буферные регистры, второй , третий и четвертый блоки элементов ИЛИ, четвертый и пятый блоки элементов, И, триггер состояния обработки запроса, выходной регистр, пять элементов ИЛИ, шесть одновибраторов, два элемента И, элемент задержки, демультиплексор и блок· выбора направления передачи управления, содержащий две

9199611RS схемы сравнения и девять элементов И, причем выход третьего блока элементов И соединен с вторым адресным входом запоминающего блока адресных микрокоманд, третий адресный вход которого соединен с выходом кода косвенного адреса следующей адресной микрокоманды запоминающего блока адресных микрокоманд, четвертый адресный вход которого соединен с выходом четвертого блока элементов И, первый вход которого соединен с выходом третьего буферного регистра, информационный вход которого соединен с выходом второго блока элементов И, второй вход которого соединен с первым входом первого элемента ИЛИ и с выходом первого одновибратора, вход которого соединен с первым инверсным входом первого элемента И, с выходом первого элемента И блока выбора направления передачи управления, С инверсным входом пятого блока элементов И, с входом установки в 1 триггера состояния обработки запроса .и с входом второго одновибратора, выход которого соединен с вторым входом второго блока элементов И, пятый адресный вход запоминающего блока адресных микрокоманд является входом условий модуля, вход установки в О триггера состояния обработки запроса соединен с первыми входами второго и третьего элементов ИЛИ, с первым управляющим входом блока регистров приема и с выходом третьего одновибратора, вход которого соединен с выходом признака конца подпрограммы запоминающего блока адресных микрокоманд, вход начальной установки которого соединен с выходом второго элемента ИЛИ, второй вход которого соединен с инверсным входом третьего блока элементов И,с вторым входом первого элемента ИЛИ, с выходом четвертого одновибратора и с входом элемента задержки, выход которого соединен с вторым входом первого блока элементов И, выход триггера состояния обработки запроса соединен с входом четвертого одновибратора, выход первого элемента ИЛИ соединен с входом установки в 1 триггера пуска, прямой вход третьего блока элементов И и третий вход первого элемента ИЛИ подключен к входу кода команды модуля, выход кода операционной части запроса на

Передачу управления регистра передачи управления соединен с первыми входами третьего и четвертого блоков элементов ИЛИ, выходы которых соединены соответственно с прямым входбм пятого блока’элементов И и с информационным входом первого буферного регистра, вход установки в О которого соединен с входом установки в О четвертого буферного регистра и с выходом пятого одновибратора, вход которого соединен с выходом второго элемента И, первый инверсный вход которого соединен с вторым управляющим входом блока регистров приёма и с выходом признака наличия собственного адреса регистра передачи управления, выход кода адресной части запроса на передачу управления которого соединен с первым входом второго блока элементов ИЛИ и с вторым входом третьего блока элементов ИЛИ, третий вход которого соединен с первым информационным выходом блока регистров приёма и с вторым входом второго блока элементов ИЛИ, выход которого соединен с информационным входом четвертого буферного регистра, выход которого, соединен с первыми входами первой и второй схем сравнения, второй информационный выход блока регистров приема соединен с четвертым Входом третьего блока элементов ИЛИ и с вторьгм входом четвертого блока, эле-, ментов ИЛИ, информационный вход блока регистров приема соединен с выходом первого блока элементов ИЛИ, вход начальной установки модуля подключен к входу начальной установки блока регистров приема, третий управляющий вход которог.о соединен с выходом первого элемента И, второй инверсный вход которого соединен с выходом четвертого элемента ИЛИ, входы которого с первого по восьмой соединены соответственно с первого по восьмой управляющими входами демультиплексора и с выходами соответственно с второго по девятый элементов И блока выбора направления передачи управления, вторые входы схем сравнения соединены с выходом регистра собственного адреса, информационный вход которого является входом собственного адреса модуля, выход пятого блока элементов И соединен с информационным входом выходного регистра, выход которого соединен с информационным входом демультиплексора и с входом пятого элемента ИЛИ, выход которого соединен через шестой одновибратор с входом установки в О выходного регистра, с четвертым управляющим входом блока регистров приема и с вторым входом третьего элемента ИЛИ, выход которого соединен с входом установки в О регистра передачи управления, второй инверсный вход второго элемента И соединен с третьим информационным выходом блока регистров приема, выходы с первого по восьмой демультиплексора являются соответственно с второго по девятый управляющими выходами модуля, первые входы второго, третьего и четвертого элементов И блока выбора направления передачи управления соединены с выходом Больше первой схемы сравнения, выход Меньше которой соединен с первыми входами пятого, шестого и седьмого элементов И блока выбора направления передачи управления, выход Равно первой схемы сравнения соединен с первыми входами первого, восьмого и девятого элементов И блока выбора направления передачи управления, выход Больше второй , схемы сравнения соединен с вторыми входами второго, пятого и восьмого .элементов И блока выбора направления передачи управления, выход Меньше второй схемы сравнения соединен с вторыми входами третьего, шестого и девятого элементов И блока выбора направления передачи управления, выход Равно второй схемы сравнения соединен с вторыми входами четвертого, седьмого и первого элементов И блока выбора направления передачи.

2. Модуль по п.1, отличаю-, щ и й с я тем, что блок регистров приема содержит группу из η регистров (η = 1, 2,...) , группу из (η -1 ) блоков элементов ИЛИ, группу из η блоков элементов И, группу из η элементов ИЛИ, группу из η коммутаторов, блок элементов И, элемент И и элемент ИЛИ, причем входы установки в О регистров группы подключены к входу начальной установки блока, первый управляющий вход блока подключен к первому входу элемента ИЛИ, второй и третий вхеды которого подключены соответственно к третьему и четвертому управляющим входам блока.

выход элемента ИЛИ подсоединен к первому прямому входу элемента И, инверсный вход которого подключен к второму управляющему входу модуля, второй прямой вход элемента Й соединен с первыми управляющими входами с второго по (п-1)-й коммутаторов группы, с управляющим входом первого коммутатора группы и с выходом первого элемента ИЛИ группы, который . является третьим информационным выходом блока, остальные управляющие входы с второго по (п-1)-й коммутаторов группы соединены с соответствующими выходами с второго по (П-1)-й элементов ИЛИ группы, выход -i-ro регистра группы (ί=1,2,...Μ) соединен с первым входом ί -го блока элементов И группы и с входом i-ro элемента ИЛИ группы, информационный вход j-ro регистра группы (j = 1,2,... п-1 ) соединен с выходом j^_ro блока элементов ИЛИ группы, первый и второй входы которого соединены соответственно с выходами j-го коммутатора группы и (j +1)-го блока элементов И группы, информационный вход η-го регистра группы соединен с выходом η-го коммутатора, первый управляющий вход которого соединен с выходом η-го коммутатора группы и с первым инверсным входом блока элементов И, остальные управляющие входы п-го коммутатора соединены с соответствующими выходами с второго по (п-1)-й коммутаторов группы, выход элемента И соединен с вторыми входами с первого по г|-й блоков элементов И группы и с вторым инверсным входом блока элементов И, прямой вход которого является информационным входом блока, первый и второй выходы первого блока элементов И группы являются соответственно первым и вторым информационными выходами модуля.

3. Модуль «по π. 1, о т л и ч а ющ и й с я тем, что запоминающий блок адресных микрокоманд содержит постоянную память, дешифратор, регистр, группу сумматоров по модулю два, элемент задержки и блок элементов ИЛИ, причем первый, второй, третий и четвертый входы блока элементов ИЛИ являются соответственно первым, вторым, третьим и четвертым адресными входами блока, первый выход группы выходов блока элементов ИЛИ соединен с первыми входами сумматоров по модулю два группы, остальные выходы группы блока элементов ИЛИ сдединены с первой группой информационных входов регистра, вторая группа информационных входов которого * подключена к выходам сумматоров по модулю два группы, вторые входы которых подключены к пятому адресному входу блока, вход установки в О регистра является входом начальной установки блока, выход регистра соединен с информационным входом дешифратора, стробирующий вход которого соединен с входом элемента задержки й является входом синхронизации блока, выход элемента задержки является выходом признака обращения к запоминающему блоку операционных микрокоманд блока, выход дешифратора соединен с адресным входом постоянной памяти, первый, второй, третий, четвертый и пятый выходы которой являются соответственно выходами кода адреса операционной микрокоманды блока, кода косвенного адреса следующей адресной микрокоманды блока, кода операции, блока, кода адреса передачи управления блока и признака конца подпрограммы блока.