SU1529241A1 - Двухпроцессорна вычислительна система - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении быстродействующих систем управлени  различными объектами. Цель изобретени  - повышение быстродействи  за счет сокращени  времени обращени  к общей шине. Двухпроцессорна  вычислительна  система содержит вычислительные блоки 1 и 2, блок 3 регистров ввода, блок 4 общей пам ти, блок 5 регистров вывода, блок 6 арбитражной коммутации, информационные входы 7 и выход 8, общие системные шины данных 9, адреса 10, управлени  11, шины данных 12, 20, управлени  13, 21, адреса 14, 22, выходы 15, 23 сопровождени  адреса, выходы 16, 24 признака приема информации, выходы 17, 25 признака выдачи информации, выходы готовности 18, 26, входы сброса 19, 27. Повышение быстродействи  достигаетс  за счет совмещени  во времени выборки команы одним вычислительным блоком и выполнени  команды другим вычислительным блоком. 3 ил.

Description

ТШ 1ШТ ИТПГ

(Л

27

|пам ти, блок 5 регистров вывода, блок 6 арбитражной коммутации, информацион- |Ные входы 7 и выход 8, общие систем- |ные шины данных 9, адреса 10, управ- ;лени  11, шины данных 12, 20, управ- |лени  13, 21, адреса 14, 22, выходы |15, 23 сопророждени  адреса, выходы 16, 24 признака приема информации.

Изобретение относитс  к вычислительной технике и может быть использовано при построении быстродействующих и надежных устройств управлени  различными объектами.

Цель изобретени  - повышение производительности за счет сокращени  времени обращени  к общей шине.

На фиг.1 изображена структурна  схема системы; на фиг.2 - структурна  схема блока арбитражной коммутации; па фиг.З - временные диаграммы обращени  к общей щине; на фиг.4 - структурна  схема вычислительного блока.

Двухпроцессорна  система (фиг.1) содержит первьш 1 и второй 2 вычислительные блоки, блок 3 регистров ввода, блок 4 общей пам ти (ПЗУ), блок 5 регистров вывода, блок 6 ар- битражной коммутации, информационный вход 7 устройства, информационньй выход 8 устройства, общие шины 9-11 соответственно данных, адреса и управлени  системы, шины 12-14 соответственно данных, управлени  и адреса, линии 15-18 сигнала Сопровождение адреса, сигнала Прием, сигнала Вьдача и сигнала Готовность.соответственно и вход сброса 19 первого вычислительного блока, шины 20-22 соответственно данных, управлени  и адреса, линии 23-26 соответственно сигнала Сопровождение адреса, сигнала Прием, сигнала Выдача, сигнала Готовность и вход 27 сброса второго вычислительного блока 2.

Блок арбитражной коммутации (фиг.2) образуют первый двунаправленный шинный формирователь 28, шинные формирователи 29 и 30, первый дешифратор 31, первый элемент КИИ 32, первый триггер 33, первый элемент И 34, первый элемент Н-ПЕ 35, второй двунаправленный тинный формирователь 36 шинные формирователи 37 и 38, второй

выходы 17, 25 признака вьщачи инфор- | мации, выходы 18, 26 готовности, входы 19, -27 сброса. Повьщгение быстродействи  достигаетс  за счет совмещени  во времени выборки команды одним вычислительным блоком- и выполнени  команды другим вычислительным блоком, 3 ил.

5

0

5

0

5

0

5

0

5

дешифратор 39, второй элемент ИЛИ 40, второй триггер 41, второй элемент И 42 и второй элемент И-НЕ 43.

Вычислительный блок (фиг.4) состоит из процессора 44 и узла 45 пам ти.

Вычислительна  система предназначена дл  управлени  различными объектами . Дл  этого выход 8 подключаетс  к управл ющим входам, а вход 7 - к выходам состо ни  управл емого объекта . Суть процесса управлени  состоит в обработке входной информации, описывающей текущее состо ние объекта и поступающей на вход 7 устройства, и формировании на выходе 8 управл ющих воздействий в соответствии с алгоритмом , реализуемым программой, расположенной в ПЗУ 4. При этом процесс управлени , реализуемый системой, имеет следующие особенности: в дем не используютс  механизмы прерьгоаний и пр мого доступа в пам ть, а программа представл ет собой бесконечный цикл, Функиионирование любой процессорной системы, в том числе и предлагаемой , заключаетс  в реализации команд программы, наход щейс  в программной пам ти. При этом полна  реализаци  любой команды может быть разделена на две фазы: фазу выборки команды из программной пам ти и фазу исполнени  действий, предписанных командой . Выполнение команд раздел етс  на машинные циклы, и тогда фазы выборки и исполнени  могут быть вьще- лены как в пределах машинных пиклов, так и составл ть целое количество машинных циклов ,

При реализации фазы выборки коман- ды процессор 44, вход щий в состав вычислительного блока 1 (2), обращаетс  к системной шине, устанавлива  на шине 14 (22) адреса адрес текущей команды, а на шине управлени  - управл ющий сигнал Чтение (Прием). Это обеспечивает поступление текущей

команды из программной пам ти 45, вход щей в состйв вычислитепьного блока, на шину данных и прием ее в процессор 4А, При реализации фазы исполнени  команды системна  шина либо остаетс  свободной, если действи  выполн ютс  внутри процессора, либо по ней идет обращение к пам ти или устройствам ввода-вывода информапии. Эти Q программных Счетчиков процессора 44

обращени  осуществл ютс  аналогично описанному.

Отсюда вытекает противоречие в функционировании вычислительных систем . С одной стороны, вследствие по- следовательного характера реализации команд эти системы имеют низкое быстродействие , обусловленное низкой скоростью воспроизведени  программы. При этом только часть времени тратитс  на фазу выборки команд. С другой стороны , в течение весьма продолжительных промежутков времени, св заннь1Х с реализацией фазы исполнени  , процессор 44 не обращаетс  к програм- мной пам ти. Дл  устранени  этого противоречи  и существенг ого повышени  быстродействи  в предлагаемом устройстве совмещены во времени фазы

выборки и исполнени  команд. При этом зо половины программного цикла второй оба вычислительных блока 1 и 2 реализуют одну- и ту же программу, расположенную в программном ПЗУ 4. В интервалы времени, в которые один вычислительный блок реализует фазу выборки команды, второй вычислительный блок

реализует фазу исполнени , и наоборот

I

Система работает следующим образом .

35

вход 27 сброса также переводитс  в пассивное состо ние, разреша  реали запию программы процессора второго вычислительного блока 2. С этого мо мента времени оба вычислительных бл ка и 2 работают одновременно, про ход  через одни и те же точки прог граммы через интервалы времени, опр дел емые половиной длительности про раммно го цикла.

Дл  выбора устройств в процессе исполнени  программы программист на стадии программировани  распредел ет адресное пространство вычислительного блока. Дл  упрощени  селекции выбираемого устройства распределение адресов осуществл етс  таким образом, что по состо нию старших разр дов шины адреса определ етс  устройство, к которому осуществл етс  обращение, а также факт обращени  либо к общей системной шине (щины 9-П), т.е. к программному ПЗУ 4, блокам регистров 3 и 5 ввода и вывода, либо к собственному узлу 45 пам ти, вход щему в состав вычислительного блока. Коли- ;чество используемых дл  этого старших разр дов определ етс  минимальным объемом адресного пространства, выдел емого какому-либо устройству системы .

Запуск системы о существл етс  по входам 19 и 27/ сброса путем их перевода из активного в пассивное состо ние. В начальный момент времени на оба входа сброса подаютс  активные уровни, что обеспечивает обнуление

и их удерживание в исходном состо нии . Дл  увеличени  :Эффективного быстродействи  запуск одного вычислительного блока отделен во времени от запуска другого процессора другого вычислительного блока на интервал, примерно равный половине длительности программного цикла. Это осуществл етс  оператором или .автоматически. При таком запуске сначала переводитс  в пассивное состо ние лишь одрт Вход сброса, например 19. При этом процессор первого вычислительного блока начинает реализацию программы управлени , а процессор второго вычислительного блока 2 удерживаетс  в исходном состо нии активным уровнем на входе 21 сброса. После выполнени  процессором вычислительного блока I

о половины программного цикла второй

5

0

5

0

5

вход 27 сброса также переводитс  в пассивное состо ние, разреша  реали- запию программы процессора второго вычислительного блока 2. С этого момента времени оба вычислительных блока и 2 работают одновременно, проход  через одни и те же точки прог граммы через интервалы времени, определ емые половиной длительности программно го цикла.

Дл  рассмотрени  процесса функционировани  системы предположим, что в текущий момент времени процессор блока 1 начинает выполнение очередной команды, а процессор блока 2 вьтолн - ет внутренние операции, не св занные с обращением к общей системной тине. Реализаци  команды всегда начинаетс  с фазы выборки кода команды из программного ПЗУ 4. ПоэтЬму процессор блока 1 устанавливает на шине адреса своей системной шины (шины 12-14) адрес обращени  к программному ПЗУ 4, сопровождаемый стробом Сопровождение адреса. Адрес обращени  к ПЗУ 4 поступает на кодовый вход дешифратора 31, декодируетс  им, и в момент поступлени  стробирующего сигнала Сопровождение адреса на его выходе пот

;||вл етс  импульс , устанавливающий риггер 33 в единичное состо ние. При на выходе триггера 33 устанавли- аетс  активный уровень, свидетель- |:твующий о запросе на обращение к об- цей системной шине. Этот сигнал по- ;тупает на пр мой вход элемента И 34. ак как второй вычислительный блок 2 3 этот момент времени не обращаетс  к общей системной шине, то на инверсном входе элемента И 34 присутствует разрешающий уровень, что обеспечивает удовлетворение требовани  блока 1 на доступ к общей шине путем формировани  на выходе элемента И 34 активного уровн  сигнала, поступающего на входы выборки шинных формирователей 28-30. При этом-системна  шина блока I соедин етс  с общей системной шиной. Это обеспечивает чтение из программного ПЗУ 4 очередной команды и прием ее в процессор блока 1. Обращение к общей системной шине в ииклах приема информации, завершаетс  по зад- нему фронту сигнала Прием, генерируемого блоком 1. При этом формируетс  задний фронт сигнала на выходе элемента ИЛИ 32, по которому сбрасываетс  триггер 33. Это приводит к сн тию активного уровн  сигнала с выхода триггера 33, что фиксирует ок он- чание обращени  к общей системной шине . После этого npoi eccop блока 1 переходит к реализации фазь исполнени  команды. Если в продессе реализации фазы исполнени  требуютс  повторные обрашени  к общей системной шине, например дл  ввода информации из блока 3 регистров ввода или вывода ее в блок 5 регистров вывода, то они совершаютс  аналогично описанному, за исключением того, что в машинньк циклах записи информации в блок 5 регистров вывода обращение к общей системной шине завершаетс  по заднему фронту сигнала 17 Выдача.

Если при реализации фазы исполнени  команды процессором блока 1 обращений к общей системной шине не требуетс , то шинные формирователи 28-3 в течение всего этого времени остаютс  неактивизированчыми, а обща  системна  щина - свободной, При зтом вс . операции вьшолн ютс  внутри блока 1. Это могут быть либо операции обращени  к узлу оперативной пам ти, либо операции с внутренними регистрами процессора блока 1.

0

5

0

5

0

5

0

5

5

В интервалы времени, когда обща  системна  шина свободна от обращений блока 1, к ней может обращатьс  второй вычислительный блок 2. Процесс обращени  блока 2 к общей системной шине аналогичен описанному процессу обращени  к ней блока 1.

Дп  Нормального функционировани  системы одновременное обращение обоих блоков 1 и 2 к общей системной шине не допустимо, так как это приводит к конфликту на шине и полному искажению информации на ней. Дл  исключени  возможности возникновени  конфликта сигналы с выходов триггеров 33 и 41 подаютс  на входы элементов И 34 и 42 и И-НЕ 35 и 43.

Дл  рассмотрени  процесса предотвращени  конфликта на общей системной шине предположим, что в процессе обращени  блока 1 к этой шине второй блок 2 также требует доступа к ней. Исключение конфликта в этой ситуации обеспечиваетс  тем, что активный уровень сигнала поступает с выхода элемента И 34 на инверсный вход элемента И 42, запира  его. Это исключает возьюжность формировани  на выходе элемента И 42 активного сигнала. Благодар  этому одновременное активизирование сигналов на выходах элемен- тов И 34 и 42 становитс  невсзможньм, что исключает возможность конфликта 1 на общей системной шине. Одновременно активный уровень сигнала с выхода элемента И 34 поступает на вход элемента И-НЕ 43, подготавлива  возможность его включени . В этом случае в момент по влени  активного уровн  на выходе триггера 41 на выходе элемента И-ПЕ 43 формируетс  нулевой уровень , поступающий на выход 26 блока 6. При этом процессор блока 2 переходит в состо ние ожидани , удержива  на своей системной шине всю информацию , необходимую дл  обращени  к общей системной шине, в готовом виде.

Б состо ние ожидани  освобождени  щины процессор блока 2 находитс  до тех пор, пока на его входе 18 Готовность присутствует нулевой логический уровень. Это продолжаетс  до завершени  текущего обращени  процессора блока 1 к общей системной тине. После завершени  этого обращени  на вьгкоде элемента И 34 устанавливаетс  нулевой уровень, что обеспечивает отпирание элемента И 42 и запирани

915292А

элемента И-ПЕ 43. Это приводит к реализации бесконфликтного обращени  процессора блока 2 к общей системной шине. Если в процессе обращени  процессора блока 2 к общей системной шине процессор блока 1 также требует доступа к ней, конфликт исключаетс  аналогично рассмотренному.

Claims (1)

1. Формула изобретени 

   Двухпроцессорна  вычислительна  система, содержаща  первый и второй вычислительные блоки, блок регистров ввода, блок регистров вывода, блок .общей пам ти,, блок арбитражной ком- мутации, причем первый и второй вько- :ды готовности блока арбитражной ком- i fyтaци и соединены с входами предоставлени  обращени  к блоку общей пам ти, соответственно первого и второго вычислительных блоков, входы сброса которых соединены соответственно с первым и вторым входами начального сброса системы, информационный вход системы соединен с информационным входом блока регистров ввода, выход блока регистров вывода соединен

   с информационным выходом системы, вы- Q ционным входом-выходом блока арбит35

   40

   ход блока регистров ввода соединен через шину данных системы с информа- Е(ионным входом блока регистров вьшо- да и с информационным входом-выходом блока общей пам ти, отл ичаю- щ а   с   тем, что, с целью повышени  производительности системы за счет сокращени  времени обращени  к общей шине, первый выход блока арбитражной коммутации соединен через шину адреса системы с адресными входами блоков регистров ввода и вьшода и блока общей пам ти, второй выход блока арбитражной коммутации соединен через шину управлени  системы с входами управлени  блоков регистров ввода И вывода и блока общей пам ти, первый информационньй вход-выход блока арбитражной коммутации соединен с шиной данных системы, информационные входы-выходы первого и второго вьгчис лительных блоков соединены соответственно с вторым и третьим информационными входами-выходами блока арбитражной коммутации, первый и второй информационные входы которого соединены 55 ,с адресными выходами соответственно первого и второго вычислительных блоков , выходы сигналов управлени  внеш45

   , 50

   ражнои коммутации, второй и третий информационные входы-выходы которого соединены с вторыми входами-выходами соответственно первого и второго дву направленных шинных формирователей, первый информационный вход блока арбитражной коммутации соединен с информационным входом первого дешифратора и с входом первого шинного формировател , второй информационньй вход блока арбитражной коммутации соединен с информационным входом вто рого дешифратора и с входом второго шинного формировател , выходы первог и второго шинных формирователей объе динены и соединены с первым информационным выходом блока арбитражной коммутации, третий и четвертьй инфор мационные входы которого соединены соответственно с входами третьего и четвертого шинных формирователей, вы ходы которых объединены и соединены с вторым информационным выходом блока арбитражной коммутации, первьй и втг.рой входы запуска блока арбитражной коммутации соединены соответственно со стробирующими входами первого и второго дешифраторов, выходы которых соединены с входами уст нов 10

   0

   5

   0

   5

   ними устройствами первого и второго вычислительных блоков соединены соответственно с третьим и четвертым информационными входами блока арбитражной .коммутации, первый и второй входы запуска которого соединены соответственно с выходами сопровождени  адреса соответственн.о первого и второго вычислительных блоков, выходы признака приема информации которых соединены соответственно с первым и вторым входами управлени  направлением передачи блока арбитражной коммутации, первый и второй входы сброса которого соединены с выходами признака выдачи информации соответственно первого и второго вычислительных блоков, причем блок арбитражной коммутации содержит первый и второй двунаправленные шинные формирователи, с первого по четвертый шинные формирователи, первый и второй дешифраторы, первый и второй триггеры, первьй и второй, элементы ИЛИ, первый и второй элементы И, первый и второй элементы И-НЕ, причем первые входы-выходы первого И второго двунаправленных шинных Лорми- рователей соединены с первым инфарма35

   40

   55 45

   50

   ражнои коммутации, второй и третий информационные входы-выходы которого соединены с вторыми входами-выходами соответственно первого и второго двунаправленных шинных формирователей, первый информационный вход блока ар битражной коммутации соединен с информационным входом первого дешифратора и с входом первого шинного формировател , второй информационньй вход блока арбитражной коммутации соединен с информационным входом второго дешифратора и с входом второго шинного формировател , выходы первого и второго шинных формирователей объединены и соединены с первым информационным выходом блока арбитражной коммутации, третий и четвертьй информационные входы которого соединены соответственно с входами третьего и четвертого шинных формирователей, выходы которых объединены и соединены с вторым информационным выходом блока арбитражной коммутации, первьй и втг.рой входы запуска блока арбитражной коммутации соединены соответственно со стробирующими входами первого и второго дешифраторов, выходы которых соединены с входами уст нов

   10

   в 1 соответственно первого и iHoporo триггеров, синхровходы кото- рых соедннены с вьгходами соответст- -фенно первого и второго элементов ШИ, инверсные входы которых соединены соответственно с первым и вторым входами сброса блока арбитражной коммутации , первый вход управлени  на- :1равлением передачи которого соединен с пр мым входом первого элемента ИЛИ и с входом управлени  направ- зением передачи первого двунаправлен- юго шинного формировател , второй :зход управлени  направлением переда- и блока арбитражной коммутации соединен с пр мым входом второго элемента ШИ и с входом управлени  .направ- 1ением передачи второго двунаправленного шинного формировател ,, выход20 первого триггера соединен с пр мым зходом первого элемента И и с первым

   152924112

   входом первого элемента H4iE, выход которого соединен с первым выходом готовности блока арбитражной коммутации , второй выход готовности которого соединен с выходом второго элемента И-НЕ, первьй вход которого соединен с пр мым входом второго элемента Н.и

   15

   с выходом второго триггера, выход первого элемента И соединен с вторым входом второго элемента И-НЕ, с инверсным входом второго элемента И, с входами выборки первого двунаправленного шинного формировател , первого и третьего шинных формирователей, выход второго элемента И соединен с вторым входом первого элемента И-НЕ, с инверсным входом первого элемента И, с входами выборки второго двунаправленного шинного формировател , второго и четвертого шинных формирователей .

   с выходом второго триггера, выход первого элемента И соединен с вторым входом второго элемента И-НЕ, с инверсным входом второго элемента И, с входами выборки первого двунаправленного шинного формировател , первого и третьего шинных формирователей, выход второго элемента И соединен с вторым входом первого элемента И-НЕ, с инверсным входом первого элемента И, с входами выборки второго двунаправленного шинного формировател , второго и четвертого шинных формирователей .

   2

   26

   Шина (22) Выход элем, ли

   Вымд шриегерд-ЗЗ

   W) и элем. //J j

   Ц

   С С

   (П

   Фие.З

   lO- W

   да/;

   (гг} - /5/ад - /5/W

   11125) 18 (26)

   Фие.