SU1185337A1

SU1185337A1 - Устройство для фиксации ~ сигналов неисправности

Info

Publication number: SU1185337A1
Application number: SU833667656A
Authority: SU
Inventors: Valentin I Vodolazkij; Petr A Savisko; Valerij P Konishchev; Viktor A Golikov
Original assignee: Ki Vysshee Inzh Radiotekhniche
Priority date: 1983-11-25
Filing date: 1983-11-25
Publication date: 1985-10-15

Description

Изобретение относится к вычислительной технике и может быть ис2 пользовано для диагностики вычислительных машин. 3 1185337 4 Цель изобретения - повышение качества контроля фиксации последовательности поступления сигналов неисправности. На фиг. 1 приведена структурная 5 схема устройства для фиксации сигналов неисправности; на фиг. 2 функциональная схема кольцевого блока памяти; на фиг. 3 и 4 - функциональные схемы блоков включения 10 выдачи и формирования импульсов соответственно. Устройство для фиксации сигналов неисправности (фиг. 1) содержит группу 1 информационных входов устройст- 15 ва, первый регистр 2, шифратор 3, триггер 4, первый, второй и третий элементы ИЛИ 5-7, группу 8 кольцевых блоков памяти, четвертый элемент ИЛИ 9, первую и вторую группы 20 10 и 11 элементов ИЛИ, второй генератор 12 импульсов, блок 13 включения выдачи, второй блок 14 сравнения, блок 15 памяти, второй регистр 16, группу 17 элементов И, 25 блок 18 формирования импульсов, пер-, вый элемент И 19, третью группу 20 элементов ИЛИ, первый блок 21 сравнения, счетчик 22, первый генератор 23 импульсов, второй элемент зо И 24, вход 25 заявки оператора устройства, вход 26 сброса устройства, информационный выход 27 устройства. Кольцевой блок памяти группы 8 (фиг. 2) содержит первый элемент ИЛИ 28, первый элемент И 29, счетчик 30 адреса, группу 31 адресных элементов И^ второй элемент И 32. дешифратор 33, шестой элемент И 34, группу 35 установочных элементов И,^ И групп 36 входных элементов И, группу 37 регистров, пятый элемент И 38, к групп 39 элементов И начального адреса, И групп 40 элементов И конечного адреса, второй элемент ИЛИ 41, четвертый элемент И 42, третий элемент ИЛИ 43, триггер 44 переполнения, третий элемент И .45, первую и вторую группы '46 и 47 элементов ИЛИ, элементы задержки 48 и 49, четвертый элемент ИЛИ 50. Блок 13 включения выдачи (фиг.З) содержит элементы НЕ 51 и 52, элемент задержки 53, формирователи 54 и 55 импульсов, первый и второй элементы ИЛИ 56 и 57, первый элемент И 58, третий и четвертый элементы ИЛИ 59 и 60, второй элемент И Ы, триггер 62. Блок 18 формирования импульсов (фиг. 4) содержит первый и второй элементы задержки 63 и 64, элемент ИЛИ 65, третий и четвертый элементы задержки 66 и 67. Устройство работает следующим образом. В исходном состоянии в шифраторе 3 хранятся начальные и конечные адреса зон памяти (под конечным адресом зоны памяти понимается первый адрес, выходящий за пределы зоны памяти) блока 15 памяти, соответствующие номерам комбинаций сигналов неисправности, поступающим на информационные входы группы 1. В блоке 15 памяти хранится информация, которую необходимо выдавать при появлении определенной комбинации сигналов неисправности. Во втором регистре 16 хранится увеличенный на единицу код длины кольцевого блока памяти группы 8. Второй генератор 12 импульсов формирует сигналы с периодом Т. Первый генератор 23 импульсов остановленВ регистрах группы 37 кольцевых блоков памяти группы 8 - произвольная информация. Сигналом, поступающим по входу 26 сброса устройства, обнуляются первый регистр 2, счетчики 30 адресов и триггеры 44 переменного переполнения кольцевых блоков памяти группы 8, устанавливается нулевой адрес в блоке 15 памяти, устанавливаются в нулевое состояние триггер 62 блока 13 включения выдачи, счетчик 22, элементы памяти первого и второго блоков 22 и 14 сравнения, триггер 4, останавливается работа второго генератора 12 импульсов. Нулевые уровни с прямых выходов триггеров 44 переполнения кольцевых блоков памяти группы 8 через четвертый элемент ' ИЛИ 9 формируют нулевой сигнал на вторых (входах элементов И группы 17. Нулевой сигнал с потенциального выхода сравнения первого блока 21 сравнения закрывает первый элемент И 19. Единичный сигнал с выхода несравнения блока 21 сравнения поступает на второй элемент И 24. Единичный уровень с инверсного выхода триггера 4 присутствует на первом входе шестого элемента И 34 первого кольцевого блока памяти группы 8 и на первом входе первого элемента И 29 второго кольцевого блока памяти группы 8. Нулевой уровень с прямого выхода триггера 4 присутствует на первом 5 1185337 6 входе первого элемента И 29 первого кольцевого блока памяти И на первом входе шестого элемента И 34 второго кольцевого блока памяти группы 8, 5 запрещая соответственно выборку и запись информации. При поступлении сигналов неисправности на информационные входы группы 1 устройства они запоминаются ю в регистре 2. При этом на выходе первого элемента ИЛИ 5 формируется сигнал, который запускает второй генератор 12 импульсов и поступает на вторые входы шестых элементов I ,5 И 34 кольцевых блоков памяти группы 8. Во втором кольцевом блоке памяти группы 8 этот сигнал блокируется нулевым уровнем на первом входе шестого элемента И 34, а в первом коль- 20 цевом блоке памяти группы 8 производится сброс регистра 37 группы, номер которого в данное время хранится в счетчике 30 адреса этого кольцевого блока памяти группы 8. Сиг- 25 нал с первого выхода первого элемента задержки 48 первого кольцевого блока памяти группы 8 через элемент ИЛИ 7 поступает на стробирующий вход .· шифратора 3. По этому сигналу про- зо исходит выдача начального и конечного адресов зоны памяти блока .15 памяти, соответствующих комбинации сигналов неисправности в регистре 2. Эти адреса поступают на входы входных35 элементов И всех групп 36 кольцевых блоков памяти группы 8. Во втором кольцевом блоке памяти группы 8 дальнейшее распространение этих сигналов блокируется нулевым уровнем на первом входе шестого элемента И 34. В первом кольцевом блоке памяти группы 8 происходит запоминание поступивших адресов на регистре 27 45 группы, номер которого в данное время находится на счетчике 30 адреса первого кольцевого блока памяти группы 8. Сигнал с второго выхода первого элемента задержки 48 после этого увеличивает на единицу значение счетчика 30 адреса и через элемент ИЛИ 6 обнуляет регистр 2. Устройство готово к новому циклу записи. , Запись в первый кольцевой бу; фер памяти группы 8 продолжается . до принятия решения об его освобождении. Выдача информации происходит по заявке оператора, поступающей на вход 25 заявки оператора устройства, или периодически с периодом следования сигналов второго генератора 12. импульсов, или по заполнении регистров 37 группы кольцевого блока памяти группы 8. Пусть заполнился первый кольцевой блок памяти группы 8. После записи в и -й регистр 37 группы сигналом с второго выхода первого элемента задержки 48 на счетчике 30 адреса установится код (и +1) . Сигнал с (м + 1)-го выхода дешифратора 33 при наличии единичного сигнала на втором входе четвертого элемента И 42 устанавливает в единичное состояние триггер 44 переполнения и сбрасывает счетчик 30 адреса. Единичный сигнал с выхода триггера 44 переполнения первого кольцевого блока памяти группы через элемент ИЛИ 9 поступает на вторые входы элементов И группы 17. Этот же сигнал поступает на вход первого формирователя 54 импульсов блока 13 включения выдачи. Сигнал с выхода формирователя 54 проходит на выход элемента И 61 и устанавливает триггер 62 в единичное состояние, запрещая тем самым прохождение других тре бований на выход элемента И 61 блока 13 включения выдачи во время выдачи информации из первого кольцевого блока памяти группы 8. Сигнал с выхода элемента И 61 блока 13 включения.выдачи поступает на вход первого элемента задержки 63 блока 18 формирования сигналов и на счетный вход триггера 4, переводя его в единичное состояние. При ’ этом нулевой сигнал с инверсного выхода триггера 4 запрещает запись информации в первый кольцевой блок памяти группы 8 и выборку информации из второго блока кольцевой памяти группы 8. Единичный сигнал с прямого выхода триггера 4 разрешает выборку из первого и запись во второй кольцевой блок памяти группы 8, Сигнал с выхода первого элемента задержки 63 блока 18 формирования сигналов поступает на третьи входы элементов И группы 17 и на вторые входы первых элементов И 29 кольцевых блоков памяти группы 8. По 7 1185337 этому сигналу в первом кольцевом блоке памяти группы 8 происходит считывание нулевого кода со счетчика 30 адреса через адресные элементы И группы 31 и, кроме того, считывание 5 содержимого регистра 16 с помощью элементов И группы 17. Таким образом, на вторую группу информационных входов первого блока 21 сравнения поступает содержимое регистра ю 16. Блок 21 сравнения запоминает этот код. Сигнал с выхода второго элемента задержки 64 блока 18 формирования сигналов поступает на вторые входы третьих элементов ИЛИ 43 кольцевых блоков памяти группы 8, но сбросить в нулевое состояние счетчики 30 адреса не может, так как в первом кольцевом блоке памяти группы 8 эле- 20 мент И 32 закрыт сигналом с'нулевого выхода триггера 44, а во второмнулевым сигналом с инверсного выхода триггера 4. Сигнал с выхода третьего элемен- 25 та задержки 66 блока 18 формирования сигналов поступает на вторые входы пятых элементов И 35 кольцевых блоков памяти группы 8. Во втором кольцевом блоке памяти эле- 39 мент И 38 закрыт. В первом кольцевом блоке памяти группы 8 этот сигнал устанавливает в нулевое состояние триггер 44 переполнения, обеспечивает выдачу информации с регистра 37 группы, чей номер содержится на счетчике 30 адреса, через соответствующие группы 39 и 40 элементов И начального и конечного адреса и группы 46 и 47 элементов ИЛИ. Код начального адреса передается в блок 15 памяти на адресный вход, а код конечного адреса - на первую группу информационных входов второго блока 14 сравнения, где этот код запоминается. Кроме того, в первом кольцевом блоке памяти группы 4 'сигнал с выхода элемента И 38 через второй элемент задержки 49 и элемент ИЛИ 50 5д увеличивает на единицу содержимое счетчика 30 адреса. Сигнал с выхода четвертого элемента задержки 67 блока 18 формирования импульсов поступает на счетный & вход счетчика 22 и на вход запуска первого генератора 23 импульсов. По каждому импульсу, поступающему с выхода генератора 23 импульсов, на вход считывания блока 15 памяти, производится выдача информации на информационный выход 27 устройства. Ьлок 10 памяти является стековой памятью и при каждом обращении увеличивается на единицу состояние его адресного регистра. С адресной группы выходов блока 15 памяти этот адрес поступает на вторую группу информационных входов второго блока 14 сравнения. При совпадении содержимого регистра адреса блока 15 памяти с конечным адресом зоны памяти, считанным из регистра 37 группы первого кольцевого блока памяти группы 8, на выходе сравнения второго блока 14 сравнения формируется сигнал, который сбрасывает конечный адрес зоны памяти блока 15 памяти, останавливает первый генератор 23 импульсов и через элемент И 24 поступает на второй вход элемента ИЛИ 65 блока 18 формирования импульсов, вызывая появление сигналов на выходах третьего и четвертого элементов задержки 66 и 67. По этим сигналам, как указывалось . выше, будет опрошен очередной регистр 37 группы первого кольцевого блока памяти группы 8 и информация с его выходов поступит на адресный вход блока 15 памяти и первую информационную группу входов блока 14 сравнения, затем будет увеличено на единицу состояние счетчика 30 адреса, запущен первый генератор 23 импульсов и увеличено на единицу состояние счетчика 22. Так будет происходить до того момента, когда состояние счетчика 22 сравняется с содержимым регистра 16. Сигнал с импульсного выхода первого блока 21 сравнения поступает на первые входы третьих элементов ИЛИ 43 кольцевых блоков памяти группы , 8 и в первом блоке сбрасывает в нулевое состояние счетчик 30 адреса. Единичный сигнал с выхода сравнения блока 14 сравнения проходит теперь через первый элемент И 19, поскольку на'потенциальном выходе сравнения блока 21 сравнения имеется единичный потенциал, сбрасывает й нулевое . состояние счетчик 22 и блок 21 сравнения и подает требование на выдачу в блок 13 включения выдачи. 9 1185337 10 Если второй кольцевой блок памяти группы 8 в этот момент не имеет ни одного заполненного регистра 37 группы, то это требование аннулируется. Если во втором кольцевом блоке памяти группы 8 имеются заполненные регистры 37 группы, то блок 13 включения выдачи формирует сигнал на выходе элемента И 61, переключает состояние триггера 4 и начинается 5 выборка информации из второго кольцевого блока памяти группы 8, а первый в это время накапливает информацию о сигналах неисправности. 27^\ ϊ···0 27т Фиг. 1 1185337 Фиг. 2. » » <table border="1"> <tr><td rowspan="2"> ФигЗ

Claims

УСТРОЙСТВО ДЛЯ ФИКСАЦИИ ~ СИГНАЛОВ НЕИСПРАВНОСТИ, содержащее два регистра, шифратор, блок памяти, первый блок сравнения, счетчик^ первый генератор импульсов и группу элементов И, причем информационные входы первого регистра образуют группу информационных входов устройства, группа информационных выходов счетчика соединена с первой группой информационных входов первого блока сравнения, информационный выход блока памяти является информационным выходом устройства, о тличающееся тем, что, с целью· повышения качества контроля фиксации последовательности поступления сигналов неисправности, в него введены второй блок сравнения, второй генератор импульсов, три группы элементов ИЛИ, два элемента И, четыре элемента ИЛИ, блок формирования импульсов, содержащий четыре элемента задержки и элемент ИЛИ, блок включения выдачи, содержащий два элемент'а НЕ, два элемента И, четыре элемента ИЛИ, элемент задержки, два формирователя импульсов и

триггер, группу из двух кольцевых блоков памяти, каждый из которых содержит счетчик адреса, дешифратор, триггер переполнения, два элемента задержки, четыре элемента ИЛИ, шесть элементов И, две группы элементов ИЛИ, группу адресных элементов И, группу установочных элементов И,, группу из н регистров, и групп входных элементов И, И групп элементов И начального адреса и ц групп элементов И конечного адреса, причем входы первого элемента ИЛИ объединены с соответствующими информационными входами первого регистра, вход сброса которого соединен с выходом второго элемента ИЛИ, выход третьего элемента ИЛИ соединен со стробирующим входом шифратора, в каждом кольцевом блоке памяти группы выход первого элемента И соединен с первыми входами · всех адресных элементов И группа, вторые входы которых объединены и соединены с инверсным выходом триггера переполнения и первыми входами второго и третьего элементов И,·выход второго элемента И соединен с первым входом первого элемента ИЛИ, выход которого соединен с входом сброса счетчика адреса, выходы которого соединены с третьими входами соответствующих адресных элементов И группы и входами дешифратора, каждый (. -й выход которого (1 έ ί < г, ) соединен с первыми входами всех входных элементов И г —й группы, первым входом. Ϊ -го установочного элемента И группы, первыми входами всех элементов И с-х групп начального и конеч.. зи 1185337

1 185337

ного адресов, вторые входы которых соединены с соответствующими выхода ми соответственно старших и младших разрядов { -го регистра группы, информационные входы которого соединены с выходами соответствующих.входных элементов И ί,-й группы, второй вход первого элемента ИЛИ объединен с первым входом второго элемента ИЛЙ, выход которого соединен с нулевым входом триггера переполнения, единичный вход которого соединен с выходом четвертого элемента И, первый вход которого соединен с (и+1)-м выходом дешифратора и третьим входом первого элемента ИЛИ, первый выход дешифратора соединен с вторым входом третьего элемента И, первый вход первого элемента И соединен с вторым входом второго элемента И и первым входом пятого элемента И, выход которого соединен с вторым входом второго элемента ИЛИ и третьими! входами всех элементов И всех групп начального и конечного адресов, второй вход четвертого элемента И объединен с вторыми входами всех входных элементов И всех групп и первым входом шестого элемента И, выход которого соединен с вторыми входами всех установочных элементов группы, выходы которых соединены с входами сброса соответствующих регистров группы, третьи входы соответствующих входных элементов всех групп объединены, входы элементов ИЛИ первой группы соединены с выходами одноименных элементов И всех групп начального адреса, входы элементов ИЛИ второй группы соединены с выходами одноименных элементов И всех групп конечного адреса, выход третьего элемента ИЛИ соединен с третьим входом второго элемента И, выход шестого элемента И соединен с входом первого элемента задержки, первый выход которого соединен с первым входом четвертого элемента ИЛИ, выход которого соединен со счетным входом счетчика адреса, выход пятого

лемента И через второй элемент заержки соединен с вторым входом четвертого элемента ИЛИ, в блоке включения выдачи выходы первого и второго элементов НЕ соединены соответственно с первым и вторым входами первого элемента ИЛИ, выход которого соединен с первым входом

первого элемента И, второй вход ко торого соединен с выходом второго элемента ИЛИ, первый вход которого соединен с выходом элемента задерж- " ки, выходы первого элемента И и выходы двух формирователей импульсов соединены с соответствующими входами третьего элемента ИЛИ, выход которого соединен с первым входом второго элемента И, выход которого соединен с единичным входом триггера, нулевой вход и инверсный выход которого соединены соответственно с выходом четвертого элемента ИЛИ и вторым входом второго элемента И, в блоке формирования импульсов выход первого элемента задержки через второй элемент задержки соеди-. нен с первым входом элемента ИЛИ, выход которого через третий элемент задержки соединен с входом четвертого элемента задержки, выход которого соединен с входом эапус- , ка первого генератора импульсов и счетным входом счетчика, выходы шифратора соединены с третьими входами соответствующих входных элементов И первой группы первого и второго кольцевых блоков памяти группы, нулевой вход триггера, первый вход второго элемента ИЛИ, первые входы вторых элементов ИЛИ обоих блоков кольцевой памяти группы, первые вхо — ды сброса первого и второго блоков сравнения, первый вход сброса счетчика, входы сброса блока памяти и второго генератора импульсов и первый вход четвертого элемента ИЛИ блока включения выдачи объединены и образуют вход сброса устройства, прямой выход триггера соединен с первым входом первого элемента И первого блока кольцевой памяти группы и первым входом шестого элемента И второго кольцевого блока памяти группы, инверсный выход триггера соединен с первым входом шестого элемента И первого блока кольцевой памяти группы и первым входом первого элемента И второго кольцевого блока памяти группы, выводы элементов ИЛИ второй группы первого и второго кольцевых блоков памяти группы соединены соответственно с первыми и вторыми входами соответствующих элементов ИЛИ первой группы, выходы которых соединены с первой группой информационных вхо1185337

дов второго блока сравнения, вторая группа информационных входов которого соединена с адресными выходами блока памяти, выходы элементов ИЛИ первой группы первого и второго коль» цевых блоков памяти группы соединены соответственно с первыми и вторыми входами соответствующих элементов ИЛИ второй группы, выходы которых соединены с группой адресных входов блока памяти, выходы второго регистра соединены с первыми входами соответствующих элементов И группы, выходы которых соединены с первыми входами соответствующих элементов ИЛИ третьей группы, вторые и третьи входы которых соединены с выходами соответствующих адресных элементов И группы первого и второго кольцевых блоков памяти группы соответственно, выходы элементов ИЛИ третьей группы соединены с второй группой информационных входов первого блока сравнения, первые выходы первого элемента задержки первого и второго кольцевых блоков памяти группы соединены соответственно с вторым и третьим входами второго элемента ИЛИ, выход первого элемента ИЛИ соединен с входом запуска второго генератора импульсов и вторыми входами шестых элементов И первого и второго кольцевых блоков памяти группы, вторые выходы первого элемента задержки которых соединены с входами третьего элемента ИЛИ, вторые входы элементов И группы объединены и соединены с третьим входом первого элемента ИЛИ блока включения выдачи и· выходом четвертого элемента ИЛИ, первый и второй входы которого соединены соответственно с входами первого и второго формирователей импульсов блока включения выдачи и выходами триггеров переполнения соответственно первого и второго кольцевых блоков памяти группы, выходы третьих элементов И которых соединены с входами

соответствующих, элементов НЕ блока . включения выдачи, выход второго элемента И которого соединен со счетным входом триггера и входом первого элемента задержки блока формирования импульсов, выход которого соединен с третьими входами всех элементов И группы и вторыми входами первого элемента И первого и второго кольцевых блоков памяти группы, первые входы третьих элементов ИЛИ и вторые входы пятых элементов И которых соеди· йены с выходами второго и третьего элементов задержки блока формирования импульсов соответственно, выход сравнения второго блока сравнения соединен с вторыми входами сброса блока памяти и второго блока сравнения, с входом останова первого генератора импульсов и первыми входами первого и второго элементов И, выход ервого элемента И соединен с вхоом элемента задержки и вторым входом четвертого элемента ИЛИ блока включения выдачи и вторыми входами сбро»са счетчика и первого блока сравнения, выход несравнения которого сое,динен с вторым входом второго элемента И, выход которого соединен с вторым входом элемента ИЛИ блока формирования импульсов, потенциальный и импульсный выходы сравнения первого блока сравнения соединены соответственно с вторьм входом первого элемента И и с вторыми входами третьих элементов ИЛИ первого и второго кольцевых блоков памяти группы, выход второго генератора импульсов соединен с вторым входом второго элемента ИЛИ блока включения выдачи, третий вход которого является входом заявки оператора устройства, выход первого генератора импульсов соединен с входом считывания блока памяти, выход первого регистра соединен с информационным входом шифратора.

1