SU1591015A1

SU1591015A1 - Устройство для контроля электронных блоков

Info

Publication number: SU1591015A1
Application number: SU884447016A
Authority: SU
Inventors: Aleksandr N Buchnev; Vladimir R Gorovoj; Evgenij I Karpunin
Original assignee: Aleksandr N Buchnev; Vladimir R Gorovoj; Karpunin Evgenij
Priority date: 1988-06-03
Filing date: 1988-06-03
Publication date: 1990-09-07

Description

Изобретение относится к вычислительной технике и может быть использовано для электронных аналоговых (при использовании ЦАП и АЦП) и цифровых блоков. Цель изобретения - повышение быстродействия устройства. Устройство содержит блок 1 памяти, блоки 2 и 3 сравнения, таймер 4, элемент ИЛИ 9, группу элементов И 6, регистр 5, блок 13 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент задержки 8, распределитель 14 импульсов, счетчик 10, дешифратор 11, блок 12 элементов И. Устройство не прекращает работу после первого отклонения параметров контролируемого блока, а позволяет модифицировать адрес следующего тестового воздействия нз блоке 13 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ. что дает возможность дальнейшего изучения неисправности и ее локализации. 1 ил.

3

1591015

4

Изобретение относится к вычислительной технике и может быть использовано для проверки электронных и цифровых блоков.

Целью изобретения является повышение быстродействия устройства.

На чертеже изображена структурная схема устройства.

Устройство для контроля электронных блоков содержит блок 1 памяти, блоки 2 и 3 сравнения, таймер 4, регистр 5. группу элементов И 6, блок 7 индикации, элемент 8 задержки, элемент ИЛИ 9, счетчик 10, дешифратор 11. блок 12 элементов И, блок 13 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, распределитель 14 импульсов, вход 15 запуска устройства и контролируемый блок 16.

Устройство работает следующим образом.

В исходном состоянии счетчик 10 и регистр 5 обнулены, по сигналу начального запуска, поступающего с входа 15, счетчик 10 изменяет свое состояние, фиксирует единицу, код содержимого счетчика 10 через блок 13 поступает на адресные входы блока 1 памяти и на вход дешифратора 11, последний определяет число тестовых комбинаций, необходимых для контроля блока, сигнал с выхода элемента ИЛИ 9 запускает распределитель 14 импульсов, единичный импульс его первого выхода разрешает работу блока 12, а импульсом с второго выхода распределителя разрешается работа блока 1 памяти, из последнего с его первого выхода на первый вход блока 2 сравнения поступает кодовая комбинация нижней границы поля допуска реакций блока 16. С второго выхода блока 1 памяти на вход блока 16 поступает тестовая кодовая комбинация с третьего выхода блока 1 памяти на первый вход блока 3 сравнения поступает кодовая комбинация верхней границы поля допуска реакций блока. С четвертого выхода блока 1 памяти на вход таймера 4 поступает код временной задержки не ниже допустимой по времени задержки реакции блока 16 и признак запуска таймера 4. С пятого выхода блока 1 памяти на вход регистра 5 поступает кодовая комбинация, определяющая в каких адресах блока 1 памяти расположена программа обработки той или иной ошибки в выходных реакциях блока 16. Эта комбинация записывается в регистр 5 по заднему фронту импульсов с второго выхода распределителя 14 импульсов. Кодовая комбинация реакций блока 16 поступает на вторые

входы блоков 2 и 3 сравнения.

По результату сравнения блоки 2 и 3 сравнения на своих выходах обеспечивают один из трех сигналов: "Меньше", "Равно", "Больше", что соответствует для блока 2

сравнения "Ниже поля допуска", "На нижней границе поля допуска" и "Выше границы поля допуска", а для блока 3 сравнения"Ниже верхней границы поля допуска", "На верхней границе поля допуска" и "Выше поля допуска".

Результат анализа с выхода блоков 2 и 3 сравнения поступает на первые входы группы 6 элементов И, на вторые входы которых с задержкой во времени, заданной кодом с четвертого выхода блока 1 памяти, таймер 4 вырабатывает короткий импульс, по которому результат анализа поступает на блок 7 индикации и фиксируется там. Одновременно этот импульс, пройдя через элемент 8 задержки, учитывающий время запоминания информации в блоке 7 индикации и время срабатывания элементов И 6, и через элемент ИЛИ 9, добавит единицу к содержимому счетчика 10. Исполнительный адрес блока 1 памяти формируется из кода содержимого счетчика, которое модифицируется в блоке 13. В регистре 5, в каждом такте находится информация для модификации адреса блока 1 памяти при поступлении сигналов с группы элементов И 6. По достижении заданного числа тестовых воздействий дешифратор 11 формирует сигнал на вход установки счетчика 10, который обнуляется. Устройство - в исходном состоянии. Останов работы устройства может производиться при отсутствии признака запуска таймера 4 с четвертого выхода блока 1 памяти. Это позволяет производить остановы устройства для анализа информации в блоке 7 индикации.

Claims

Формула изобретения

Устройство для контроля электронных блоков, содержащее блок памяти, два блока сравнения, таймер, блок индикации, элемент ИЛИ. счетчик, дешифратор и группу элементов И, первая группа выходов блока памяти соединена е первой группой входов первого блока сравнения, вторая группа выходов блока памяти является группой выходов устройства для подключения к входам контролируемого блока, третья группа выходов блока памяти соединена с первой группой входов второго блока сравнения, четвертая группа выходов блока памяти соединена с группой входов таймера, вторые группы входов первого и второго блоков сравнения являются группой входов устройства для подключения к выходам контролируемого блока, выходы "Меньше", "Равно", "Больше" первого и второго блоков сравнения соединены соответственно с первыми входами первого, второго, третьего, четвертого. пятого и шестого элементов И группы, вторые входы которых подключены к выходу

5

1591015

6

таймера, выходы элементов И группы соединены с соответствующими входами блока индикации, первый вход элемента ИЛИ является входом запуска устройства, выход элемента ИЛИ соединен со счетным входом счетчика, вход сброса которого соединен с выходом дешифратора, входы которого подключены к выходам счетчика, отличающееся тем, что, с целью повышения быстродействия, оно содержит блок элементов И. регистр, блок элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент задержки и распределитель импульсов, причем группа информационных входов регистра соединена с пятой группой выходов блока памяти, выходы регистра соединены с группой информационных входов блока элементов И, первый управляющий вход которого через

монтажное ИЛИ соединен с выходами элементов И группы, группа выходов блока элементов И соединена с первой группой входов блока элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, вторая группа входов которого соединена с выходами счетчика, группа выходов блока элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединена с адресными входами блока памяти, выход таймера через элемент задержки подключен к второму входу элемента ИЛИ, вход запуска распределителя импульсов соединен с выходом элемента ИЛИ, первый выход распределителя импульсов соединен с входом выборки блока памяти и синхронизирующим входом регистра, второй выход распределителя импульсов соединен с вторым управляющим входом блока элементов И.