SU1179375A1 - Устройство дл контрол больших интегральных схем пам ти - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БОЛЬШИХ ИНТЕГРАЛЬНЫХ СХЕМ ПАМЯТИ, содержащее блок микропрограммного управлени , выход которого соединен с управл ющими входами генератора импульсов, узла синхронизации , формировател  временной задержки , блока задани  воздействи  и реакций, группы формирователей формЬ сигналов, задающий выход блока задани  воздействий и реакций соединен с управл ющим входом блока микропрограммного управлени  и входом останова генератора импульсов, выход которого соединен с синхронизирующими входами узла синхронизации формировател  временной задержки и блока задани  воздействий и реакций , первый и второй адресные, управл ющий и информационный выходы которого через соответствующие формирователи формы сигналов соединены с входами соответствующих формирователей -уровн  группы, выходы которых через первый коммутатор соединены с выходом устройства, вход которого через соединенные последовательно второй коммутатор и компаратор соединен с первым входом блока сравнени , выход которого соединен с входом триггера, информационный выход блока задани  воздействий через элемент задержки соединен с вторым входом блока сравнени , синхронизирующий вход которого соединен с выходом формировател  временной задержки, выход узла синхронизации соединен с синхронизирующими входами формирователей формы сигналов группы, отличающеес  i тем, что, с целью повышени  полноты контрол  и достоверности, в него (Л введены счетчик брака, две пам ти адресов, пам ть ошибок, элемент ИЛИ-НЕ, элемент И, причем выход блока микропрограммного управлени  соединен с установочным входом счетчика брака, выход которого соединен с входом прерывани  блока микро J программного управлени , первый и второй адресные выходы блока задасо м ни  воздействий и реакций соединены с информационными входами пам ти ел ошибок и первой и второй пам тей адресов , выходы которых через соединенные последовательно элементы ИЛИНЕ и И соединены с управл ющими входами счетчика браков и обеих пам тей адресов, выход блока сравнени  соединен с управл ющими входами элемента И и пам ть ошибок, выходы последней , первой и второй пам тей адресов и триггера соединены с информационным входом блока микропрограммного управлени .

Description

Изобретение относитс  к устройствам контрол  запоминающих устройст используемых в технологических процессах контрол  электрических параметров больших интегральных схем пам ти .

Цель изобретени  - повьпиение полноты контрол  и достоверности.

На фиг.1 показана блок-схема устройства; на фиг.2 - блок-схема блока задани  воздействий и реакций, на фиг.З - блок-схема блока микропрограммного управлени .

Устройство содержит блок 1 микропрограммного управлени , блок 2 заДани  воздействий и реакций, генератор 3 импульсов, узел 4 синхронизации , формирователь 5 временной задержки , формирователи 6-9 формы сигналов , формирователи 10-13 уровн , коммутатор 14, провер ема  интегральна  схема 15, коммутатор 16, компаратор 17, блок 18 сравнени , элемент 19 задержки, пам ть 20 ошибок, триггер 21 f пам ти 22 и 23 адресов, элемент HJHi-HE 24, элемент И 25, счетчик 26 брака.

Блок задани  воздействий и реакций содержит управл ющую пам ть 27, регистр 28, мультиплексор 29 данных, мультиплексор 30 управлени  X, мультиплексор 31 управлени  У, регистр 32 конечного значени  X, регистр 33 конечного значени  У, регистр 34 установки данных, регистр 35 установки X, регистр 36 установки У, мултиплексор 37 управлени , мультиплексор 38 переходов,) регистр 39 команд, узел 40 суммировани  с единицей, элемент НЕ 41, схему 42 сравнени  адресов У, схему 43 сравнени  адресов X, регистр 44 адресов X, узел 45 суммировани  X с единицей, регистр 46 адресов У, узел 47 суммировани  У с единицей,элемент НЕ 49,элемент ИЛИ 50.

Блок микропрограммного управлени  содержит регистр 51 информации, приеный регистр 52, узел 53 индикации, регистр 54 прерывани , счетчик 55 адресов, регистр 56 выбора блоков, пам ть 57.

Блок 2 работает следующим образом .

Перед началом работы из блока 1 в блок 2 записыватес  управл юща  программа: в регистр 39 записываетс  информаци , котора   вл етс  адресом дл  пам ти 27. Последовательно , начинл  с начпльного (пускового) адреса, в пам ть 27 блока 1 чпписываютс  управл ющие слова (команды), причем перед записью каждого следующего управл ющего слова в регистр 39 заноситс  информаци  на единицу больше предьщущей информации в этом регистре .

После записи в пам ть 27 необходимого набора команд (программы) в регистр 39 записываетс  пусковой адрес программы и производитс  подача тактовых импульсов на блок 2.

По первому тактовому импульсу выполн етс  выбранна  по пусковому адресу из пам ти 27 начальна  команда, а в регистр 39 с выхода мультиплексора 38 записываетс  адрес следующей команды, котора  выполн етс  по второму тактовому импульсу и так далее, пока не выполнитс  последн   команда программы, записанной в пам ть 27. Первыми командами в программе следую команды загрузки, с помощью которых записываетс  исходна  информаци  в регистр 34, 35, 36, откуда информаци  соответственно через мультиплексоры 29-31 последующими командами переписываетс  в регистр 44, 46, а также записываютс  максимальные значени , которых могут дости-.- гать адреса X и У, в регистры 32 и 33.

После команд загрузки в программе следуют управл ющие команды, соответствующие пол  которых поступают на управл ющие входы мультиплексоров 29, 30, 31 и тем самым коммутируют необходимые информационные входы вышеназванных мультиплексоров на входы соответствующих регистров, информаци  в которые записываетс  по такTOBOMV импульсу.

в регистр 28 информаци  записываетс  непосредственно из пам ти 27. Таким образом, регистр 48 и регистр 46 могут переписывать в себ  информацию из соответствующих регистров установки или увеличивать свое содержимое на единицу или сохран ть неизменную информацию. В регистр 48 информаци  записываетс  из регистра 34 или инвертируетс , или сохран етс  неизменной.

При достижении содержимого регистра 44, равного содержимому регистра 32, или содержимого регистра 46, равного содержимому регистра 33, на выходе элемента ИЛИ 50 формируетс  признак сравнени . Признак сравнени  через мультиплексор 37 при наличии команды сравнени  поступает на мультиплексор 38, и информаци , содержаща с  в поле перехода команды сравнени , через мультиплексор 38 записываетс  в счетчик 39. Аналогично выполн етс  команда несравнени , в этом случае признак сравнени  формируетс  на выходе элемента НЕ 41, который поступает через мультиплексор 37 на мультиплексор 38. Команды сравнени  и несравнени  (условные команды) используютс  дл  организации циклов в программе. При отсутствии условных команд в программе счетчик 39 увеличиваетс  на единицу по каждому такту , тем выбира  из пам ти 27 последовательно все команды,с началь .ной до конечной.

Устройство дл  контрол  больших интегральных схем пам ти работает следующим образом.

Каждый шаг программы синхронизнруетс  тактовыми импульсами, поступающими с выхода генератора 3. Период тактовых импульсов определ етс  информацией , котора  заноситс  перед началом работы из блока 1 в генератор 3. Тактовые импульсы с генератора 3 поступают также на формирователь 5, на выходе которого формируютс  импульсы в каждом канале по каждому . такту с заданными длительностью и задержкой относительно начала такта. Величины задержки и длительности импульса определ ютс  информацией , котора  заноситс  в узел4, импульсы с которого поступают на формирователи 6-9.

После того, Korflia необходима  информаци  занесена во все блоки, блок 1 определенным кодом запускает генера тор 3. Сигналы с формирователей 6-9 через формирователи 10-13 поступают через коммутатор 14 на интегральную схему 15, сигналы с выходов которой через коммутатор 16, компаратор 17 поступают на блок 18. На стробирующий вход блока 18 поступает с формировател  5 строб-импульс, задержка которого относительно начала такта определ етс  информацией, занесенной из блока 1. Сравнение информации, поступающей с выхода провер емой интегральной схемы 15 с ожидаемой информацией , поступающей через элемент 19, производитс  в момент поступлени  строб-импульса, результа сравнени  с выхода блока 18 поступает на триггер . 1 и на пам ть 20. Адресом пам ти 20 управл ют выходы адресов X и У блока 2, результаты сравнени  с выхода блока 18 записывютс  в пам ть 20 по адресу, идентичному адресу провер емой интегралной схемы 15.

Выходы адресов X блока 2 поступают на адресные входы пам ти 22, а выходы адресов У поступают на адресные входы пам ти 23. Выходы пам ти

22н 23 поступают на входы элемента ИЛИ-НЕ 24, где происходит их логическое объединение по ИЛИ и инверси  этого объединени . С выхода элемента 24 сигнал поступает на элемен 25.

Первоначально в пам ти 22 и 23 зписана информаци ,равна  нулю по вс  чейкам, поэтому на их выходах сигналы равны нулю, логическое объединение которых по ИЛИ и инвертирование дает на выходе элемента 24 сигнал , равный единице, поступающий через элемент 25 в счетчик 26 и содержимое счетчика 26 увеличитс  на единицу. По следующим сигналам с выхода блока 18, равным единице, на выходе элемента 25,по витс  сигнал только в том случае, если в этом такте на выходе пам ти 22 н

23сигналы равны нулю.

После окончани  функционального контрол  провер емой интегральной схемы 15 из пам ти 27 формируетс  сигнал прерывани , поступающий на второй вход прерывани  блока 1. При помопщ блока 1 считьшают содержимое пам ти 20, состо ние триггера 21, содержимое пам ти 22, 23 и счетчика 26.

Перед проведением функционального контрол  Е счетчик 26 брака занос т код, равный инверсии от допустимого количества дефектных строк и столбцов. При превышении допустимого количества сигналов с выхода элемента 25 на выходе счетчика 26 по витс  сигнал переполнени , поступаю ций на вход прерывани  блока 1. По этому сигналу функциональный контроль прекращают, а провер емую интегральную схему 15 считают дефектной.

Блок 1 работает следующим образом .

При занесении информации в выбранный блок устройства дл  контрол  больших интегральных схем пам ти на выходе регистра 56 в соответствующем разр де по вл етс  сигнал по которому информаци  из регистра 51 записьтаетс  в выбранный блок. Информаци  с выходов пам ти 20, триггера 21, пам ти 22 и 23 поступает в приемный регистр 52, каждый разр д которого отображаетс  в узле 53.

Сигнал от счетчика 26 поступает на регистр 54, информаци  в котором отображаетс  также в узле 53. При помощи узла 53 можно проанализировать содержимое пам ти 20, триггера 21, пам ти 22 и 23, а также состо ние счетчика 26. Информаци  в регистр 5в и в регистр 51 информации записываетс  из пам ти 57, адресными входами которой управл ет счетчик 55. Увеличение содержимого счетчика 55 осуществл етс  по сигналам с выхода пам ти 57. Обнуление счетчика 55 осуществл етс  сигналом с выхода регистра 5А. Таким образом , при получении сигнала по одному из входов прерывани  блок 1 снова перезаписывает информацию в блоки устройства и запускает генератор 3. По тактам генератора 3 выполн етс  контроль следующей провер емой интегральной схемы 15 до получени 

прерьшани .

дЭ(/г. 2

51

5S

51

Л г

5

52

53

фиг.З

Claims (1)

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БОЛЬШИХ ИНТЕГРАЛЬНЫХ СХЕМ ПАМЯТИ, содержащее блок микропрограммного управления, выход которого соединен с управляющими входами генератора импульсов, узла синхронизации, формирователя временной задержки, блока задания воздействия и реакций, группы формирователей формы сигналов, задающий выход блока задания воздействий и реакций соединен с управляющим входом блока микропрограммного управления и входом останова генератора импульсов, выход которого соединен с синхронизирующими входами узла синхронизации формирователя временной задержки и блока задания воздействий и реакций, первый и второй адресные, управляющий и информационный выходы которого через соответствующие формирователи формы сигналов соединены с входами соответствующих формирователей уровня группы, выходы которых через первый коммутатор соединены с выходом устройства, вход ко- торого через соединенные последовательно второй коммутатор и компаратор соединен с первым входом блока сравнения, выход которого соединен с входом триггер'а, информационный выход блока задания воздействий через элемент задепжки соединен с вторым входом блока сравнения, синхронизирующий вход которого соединен с выходом формирователя временной задержки, выход узла синхронизации соединен с синхронизирующими входами формирователей формы сигналов группы, отличающееся тем, что, с целью повышения полноты S контроля и достоверности, в него введены счетчик брака, две памяти адресов, память ошибок, элемент ИЛИ-HE, элемент И, причем выход блока микропрограммного управления соединен с установочным входом счетчика брака, выход которого соединен с входом прерывания блока микропрограммного управления, первый и второй адресные выходы блока задания воздействий и реакций соединены с информационными входами памяти ошибок и первой и второй памятей адресов, выходы которых через соединенные последовательно элементы ИЛИНЕ и И соединены с управляющими входами счетчика браков и обеих памятей адресов, выход блока сравнения соединен с управляющими входами элемента И и память ошибок, выходы последней, первой и второй памятей адресов и триггера соединены с информационным входом блока микропрограммного управления.

   I

   И 79375