SU1282108A1 - Устройство дл сопр жени датчиков с ЭВМ - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть исполь .эовано в системах группового управлени  манипул торами или измерительным оборудованием в реальном масштабе времени. Цель изобретени  - упрощение устройства за счет оптимизации алгоритма выработки сигналов прерывани . Устройство содержит блок св зи с каналом , дешифратор адресав, блок контрол  четности, блок регистров сдвига, анализаторы сигналов, дешифратор, шифратор, фор1 ирователь сигналов прерывани , буферньш регистр, блок задани  вектора прерывани . Информаци  с датчиков записываетс  в блок регистров сдвига, состо ние регистров сдвига анализируетс  анализаторами Опрос датчиков происходит по инициативе ЭВМ, котора  выставл ет на входы блока св зи с каналом адрес требуемого анализатора. После подтверждени  приема адреса ЭВМ выставл ет в канал номер датчика, ожидаемый уровень сигнала выбранного датчика и сигнал разрешени  перевода выбранного анализатора в состо ние ожидани  (активное . состо ние). При получении ожидаемого сигнала от выбранного датчика устройство вырабатывает сигнал требовани  прерывани . При предоставлении прерывани  устройство последовательно выдает в ЭВМ вектор прерывани  и адрес датчика, вызвавшего прерывание. После чего выбранный анализатор переводитс  в пассивное состо ние. Отказ от параллельной выработки сигналов прерывани  каждым анализатором позвол ет упростить конструкцию устройства. 1 ЗоП. ф-лы, 4 ил. i (Л

Description

112

Изобретение относитс  к вычислительной технике и может быть использовано в системах группового управлени  манипул торами или измерительным оборудованием в реальном масштабе вр мен .

Целью изобретени   вл етс  упрощение устройства за счет оптимизации алгоритма выработки сигналов прерывани .

На фиг. 1 показана функциональна  схема устройства; на фиг. 2 - конструкци  анализатора сигналов; на фиг. 3 - конструкци  блока св зи с каналом; на фиг. 4 - конструкци  формировател  сигналов прерывани .

Устройство содержит (фиг. 1) блок 1 св зи с каналом, канал 2 ад- реса-данных, дешифратор 3 адресов, в состав которого вход т регистр 4 и дешифратор 5, информационный вход 6, блок 7 контрол  четности, блок 8 регистров сдвига, состо щий из регистров 9 сдвига, анализаторы 10 сигналов , дешифратор 11, шифратор 12, формирователь 13 сигналов прерывани  буферньй регистр 14, вход и выход 15 сигнала предоставлени  прерывани  устройства, блок 16 задани  вектора прерывани .

Анализатор сигналов (фиг. 2) содержит узел 17 пам ти, в состав которого вход т регистр 18 и два триггера 19 и 20, мультиплексор 21, элемент И 22 и элемент ИСКЛЮЧАЩЕЕ ИЛИ 23.

БЛОК св зи с каналом (фиг. 3) содержит узел 24 шинных формирователей состо щий из первого 25 и второго 26 шинных формирователей, наборное поле 27, первый элемент И 28, триггер 29, второй 30 и третий 31 элементы И и элемент ИЛИ 32.

. Формирователь сигналов прерывани  (фиг. 4) содержит первый 33 и второй 34 триггеры, первый 35 и второй 36 элементы И.

Устройство работает следующим образом .

Информаци  от датчиков, поступающа  в виде последовательного двоичного кода, записываетс  в блок 8 сдвиговых регистров. Блок 7 анализирует четность входной информации и в случае отсутстви  сбоев вырабатывает тактовые сигналы приема информации . Опрос того или иного датчика осуществл етс  по инициативе ЭВМ по

5

0

5

2

следующей схеме. Дл  пе1)евода одниго из анализгчторов 10 в состо ние ожидани  ЭВМ выставл ет в канале 2 адрес выбранного анализатора 10. При этом старшие разр ды адреса представл ют адрес устройства, а младшие разр ды - адрес выбранного анализатора 10 в устройстве. После получени  от устройства ответного синхросигнала (второй выход синхронизации блока I) ЭВМ выставл ет в канал 2 номер датчика в выбранном анализаторе 10, ожидаемый уровень сигнала выбранного датчика и сигнал разрешени  перевода выбранного анализатора 10 в активное состо ние. Эти сигналы через блок 1 поступают на информационные входы второй группы всех анализаторов 10 и перевод т выбранный анализатор в состо ние ожидани . При получении ожидаемого сигнала от выбранно- То датчика устройство вырабатывает .сигнал требовани  прерывани  (первый ВБ1ХОД формировател  13). При предоставлении прерывани  устройству ЭВМ через канал 2 получает вектор прерывани  (адрес подпрограммы обслуживани  прерывани ), установленный в блоке 16, и адрес датчика, вызвавшего прерывание. После этого выбранный анализатор 10 переводитс  в пассивное состо ние. Работа устройства синхронизируетс  сигналами ЭВМ, поступающими из канала 2 на первый, второй 5 и третий синхронизирующие входы блока 1 . I

При включении напр жени  питани 

в цепи Общий сброс канала 2 вырабатываетс  импульсный сигнал, которым устанавливаютс  в нулевое состо ние триггеры 20 во всех анализато- раз 10, а также триггеры 33 и 34 в формирователе 13 (цепь общего сброса не показана). В результате формирователь 13 устанавливаетс  в пассивное состо ние и не вырабатывает сигнал требовани  прерывани  на первом выходе, на первом входе элемента И 36 установлен уровень логической 1 и сигнал прерывани  из канала 2 по линии 15 предоставлени  прерывани  может передаватьс  дл  обслуживани  других устройств, имеющих меньший приоритет относительно предлагаемого устройства. Также в пассивное состо ние устанавливаютс  и анализаторы 10, так как прохождение сигналов через элементы И 22 заблокиро-

0

0

5

0

вано уровнем логического О, поступающего на их первые входы с выхода триггеров 20. При этом на всех информационных входах шифратора 12 устанавливаетс  пассивньй уровень сиг нала, тем самым блокируетс  прохождение через шифратор 12 сигнала со стробирующего входа на стробирующий выход и устройство не- реагирует на информацию от датчиков, поступающую последовательным кодом с входа 6 в блок 8. Отсутствие сбоев в принимаемой информации провер етс  блоком 7, в качестве которого может быть применена одна из известных схем, напри- мер схема контрол  по модулю два каждого байта принимаемой информации или схема контрол  по модулю четыре всего принимаемого слова состо ни  датчиков . Блок 7 вырабатывает на своем выходе импульсный сигнал логической 1 в промежутках между посылками слова состо ни  датчиков при условии, если в предшествующей посылке не зафиксирована ошибка.

Перевод одного из анализаторов 10 в состо ние .ожидани  осуществл етс  следующим образом. В адресной части машинного цикла один из кодов адреса устройства (число адресов об- ращени  к устройству равно количеству анализаторов 10 сигналов в нем) из канала 2 поступает в каналы В шинных формирователей 25 и 26 и из каналов С этих формирователей распре- дел етс  на входы наборного пол  27 и входы регистра 4 (на входы наборного пол  подключены старшие разр ды кода, определ ющие основной адрес обращени  к устройству), в резуль- тате чего на входе и выходе триггера 29 устанавливаетс  сигнал логической 1, на входах и выходах регистра 4 устанавливаетс  код обращени  к одному из анализаторов 10. При поступлении из канала 2 синхросигнала (первый синхровход блока 1), отдел ющего адресную часть машинного цикла от информационной части, в течение времени действи  этого синхро- сигнала осуществл етс  фиксаци  .выходных уровней сигналов триггера 29 и регистра 4. При этом на первом входе элемента И 31 устанавливаетс  сигнал логической 1, на входах дети- фратора 5 устанавливаетс  код обращени  к выбранному анализатору 10, а в канале 2 формируетс  код настройки анализатора 10, представл ющий

собой группу битов, определ ющую код номера выбранного датчика в секции сдвигающего регистра 9, выделенный бит дл  настройки на ожидаемый уровень сигнала от датчика и выделенный бит с сигналом логической 1 дл  установки в единичное состо ние триггера 20. Пройд  из каналов В в каналы С шинных формирователей 25 и 26, код настройки устанавливаетс  на информационных входах всех узлов 17 пам ти . При поступлении на второй вход элемента И 31 сигнала синхронизации вывода информации из канала 2 через второй синхровход блока 1 на выходе элемента И 31 формируетс  импульс, поступающий на стробирующий вход дешифратора 5, в результате чего на одном из его выходов в соответствии с кодом, зафиксированным в регистре 4, формируетс  сигнал, поступающий на первьм управл ющий вход выбранного анализатора 10, при этом, в регистре 18 этого блока запоминаетс  код номера датчика в секции, которьсй необходимо анализировать в данньй отрезок времени, в триггере 19 записываетс  уровень сигнала, ожидаемого от этого датчика. Триггер 20 устанавливаетс  в единичное состо ние, подготовив тем самьм элемент И 22 к прохождению сигнала от элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23 на соответствующий информационный вход шифратора 12. Одновременно с этим сигнал с выхода элемента И 31 через второй вход элемента ИЛИ 32 поступает в канал 2 и уведомл ет центральный процессор о приеме устройством информации из канала 2, после чего снимаютс  сигналы с первого и второго синхровхо- дов блока 1 и завершаетс  машинный цикл обращени  к устройству. I

Если в процессе управлени  потребуетс , не дожида сь поступлени  сигнала заданного уровн  от выбранного датчика, перевести анализатор 10 сигналов в пассивное состо ние, повтор етс  описанна  процедура, но в коде настройки анализатора 10 сигналов выделенный бит дл  управлени  триггером 20 должен иметь- уровень логического О. Аналогично, независимо друг от друга, могут быть активизированы или переведены в пассивное состо ние остальные анализаторы 10, вход щие в устройство или такие же устро11ства, подключенные к кана-

лу 2 и отличающиес  друг от друга конфигурацией перемычек в наборном поле 27 и блоке 16.

После активизации анализатора 10 его элемент И 22 пропускает на вход анализатора 10 сигнал как в процессе посылок слова состо ни  датчиков, так и в промежутках между посылками, однако пройти через шифратор 12 этот

сигнал может только в момент выработ-JO в результате чего подготавливаетс  ки стробирующего сигнала блоком 7 контрол , т.е. в паузе между посылками . В паузе мультиплексор 21 передает на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23 инвертированный сигнал от выбранного датчика. Сигнал логической 1 на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23 по вл етс  при совпадении уровней сигналов выбранного датчика и выхода триггера 19 и, проход  через элемент И 22 на выход анализатора 10, устанавливает активный уровень сигнала на соответствующем информационном входе шифраток сбросу в нулевое состо ние триггер 3 и снимаетс  сигнал требовани  прерывани  с первого вькода формировател  13. Кроме того, сигнал с вы 5 хода элемента И 35 через второй выход формировател  13 поступает на строби- рующий вход дешифратора 11, в результате чего на одном из выходов дешифратора 11, соответствующем коду, за20 фиксиройанному.в буферном регистре 14, фиксируетс  сигнал, сбрасывающий в нулевое состо ние триггер 20 в анализаторе 10, вызвавшем прерывание, и переводит этот анализатор 10 в пасра 12. При этом на информационных вы- 25 сивное состо ние. Помимо этого, сиг- ходах шифратора 12 формируетс  двоич- нал с второго выхода формировател  10 ныу код в соответствии с номером через управл ющий вход блока 1 комму- входа с активным уровнем сигнала (в случае по влени  активных сигнатирует направление передачи информации через второй шинный формировалов сразу от нескольких анализаторов 10 сигналов код на выходе шифратора 12 соответствует номеру активного сигнала с наивысшим приоритетом ) . Приход щий после этого из блока 7 стробирующий сигнал передаетс  на стробирующий выход шифратора 12, в результате чего триггер 33 . в формирователе 13 устанавливаетс  в единичное состо ние, а выходной код шифратора 12 запоминаетс  в .буферном регистре 14. Сигнал с выхода триггера 33 через первый выход формировател  13 устанавливает в канале 2 сиг- нал требовани  прерывани  и подготавливает к переключению триггер 3.4.

Переключение триггера 34 происходит при передаче на второй вход формировател  13 по линии третьего синхро- входа блока 1 очередного синхронизирующего импульса канала 2, после чего формирователь 13 переходит в состо ние ожидани  сигнала по линии 15 предоставлени  прерывани , которым долж30

тель 26 из канала А в канал В„ код вектора прерывани  блока 16 поступает в канал 2 и используетс  центральным процессором дл  программной реализации обслуживани  прерывани ,

35 Вслед за этим с линии 15 предоставлени  прерывани  снимаетс  сигнал, . что приводит к сн тию управл ющего сигнала с выхода элемента И 35. По приходе по линии третьего синхровхо- .

40 да блока 1 очередного синхронизирующего импульса происходит сброс в нулевое состо ние триггера 34, и формирователь 13 возвращаетс  в исходное состо ние. Если в устройстве ос45 таютс  необслуженные анализаторы 10, сигналозз с активными вьЕх:одньпу и сигналами , их обслуживание осуществл етс  согласно описанному в пор дке снижени  приоритета по мере поступлени  очередных синхроимпульсов с выхода блока 7.

50

Дл  выхода на нужную подпрограмму центральный процессор осуществл ет на ответить ЭВМ в ответ на сигнал Tpe-,j дополнительное обращение по адресу бовани  прерывани . Если прохождение предлагаемого устройства. По заверше- сигнала по линии 15 предоставлени  нии адресной части машинного цикла и прерывани  не заблокировано устрой- приходе из канала 2 первого синхрони- ствами, имеющими более высокий прио- зирующего импульса на первом входе

1086

ритет, то дальнейшее прохождение сигнала по линии 15 предоставлени  прерывани  через элемент И 36 блокируетс  уровнем логического О на первом входе элемента И 36, и приход сигнала предоставлени  прерывани  вызывает по вление сигнала на выходе элемента И 35, Этим сигналом сбрасываетс  в нулевое состо ние триггер 33,

JO в результате чего подготавливаетс 

к сбросу в нулевое состо ние триггер 3 и снимаетс  сигнал требовани  прерывани  с первого вькода формировател  13. Кроме того, сигнал с вы 5 хода элемента И 35 через второй выход формировател  13 поступает на строби- рующий вход дешифратора 11, в результате чего на одном из выходов дешифратора 11, соответствующем коду, за20 фиксиройанному.в буферном регистре 14, фиксируетс  сигнал, сбрасывающий в нулевое состо ние триггер 20 в анализаторе 10, вызвавшем прерывание, и переводит этот анализатор 10 в пас25 сивное состо ние. Помимо этого, сиг- нал с второго выхода формировател  10 через управл ющий вход блока 1 комму-

ивное состо ние. Помимо этого, сиг- ал с второго выхода формировател  10 ерез управл ющий вход блока 1 комму-

тирует направление передачи информации через второй шинный формирователь 26 из канала А в канал В„ код вектора прерывани  блока 16 поступает в канал 2 и используетс  центральным процессором дл  программной реализации обслуживани  прерывани ,

Вслед за этим с линии 15 предоставлени  прерывани  снимаетс  сигнал, что приводит к сн тию управл ющего сигнала с выхода элемента И 35. По приходе по линии третьего синхровхо- .

да блока 1 очередного синхронизирующего импульса происходит сброс в нулевое состо ние триггера 34, и формирователь 13 возвращаетс  в исходное состо ние. Если в устройстве остаютс  необслуженные анализаторы 10, сигналозз с активными вьЕх:одньпу и сигналами , их обслуживание осуществл етс  согласно описанному в пор дке снижени  приоритета по мере поступлени  очередных синхроимпульсов с выхода блока 7.

112

элемента И 30 устанавливаетс  сигнал логической 1. При поступлении на второй вход элемента И 30 сигнала синхронизации -ввода информации в канал 2 через третий синхровход блока 1 на его выходе вырабатываетс  сигнал, который через управл ющий вход первого шинного формировател  25 коммутирует направление передачи информации в нем из канала А в канал В, код анализатора 10, последним вызвавший прерывание из буферного регистра 14, передаетс  в канал 2. Вместе с тем выходной сигнал элемента И 30 через первый вход элемента ИЛИ 32 передает- с  в канал 2, информиру  центральный процессор о выдаче кода из устройства в канал 2. Центральный процессор принимает код и завершает машинный цикл обращени  к устройству, снима  синхронизирующие сигналы с первого и третьего входов блока 1.

Claims (2)

1. Формула изобретени 

   1, Устройство дл  сопр жени  датчиков с ЭВМ,, содержащее блок св зи с каналом, дешифратор адресов, блок контрол  четности, блок сдвиговых регистров , анализаторы сигналов, буферный регистр, шифратор, вход блока сдвиговых регистров объединен с входом блока контрол  четности и  вл етс  информационным входом устройства, выходы соответствующей группы блока сдвиговых регистров соединены с информационными входами первой группы соответствующих анализаторов сигналов- , информационные выходы блока св зи с каналом соединены с информацион- ными входами второй группы анализаторов сигналов, адресные выходы блока св зи с каналом соединены с адресными входами дешифратора адресов, каждый выход которого соединен с первьм управл ющим входом соответствующего анализатора сигналов, первый вход синхронизации дешифратора адресов объединен с первым входом синхронизации блока св зи с каналом и  вл ет- с  первым входом синхронизации устройства , второй и третий входы син- хронизации блока св зи с каналом  вл ютс  соответственно вторым и третьим входами синхронизации устройства, первый выход синхронизации блока св зи с каналом  вл етс  выходом синхронизации устройства, второй выход синхронизации блока св зи с каналом ,

   10 15 0

   5

   0 5 0 5 0 5

   088

   соединен с вторым входом синхронизации дешифратора адресов, входы-выходы блока св зи с каналом  вл ютс  входами-выходами данных-адреса устройства , выходы буферного регистра соединены с информационными входами первой группы блока св зи с каналом, отличающеес  тем, что, с целью упрощени  устройства за счет оптимизации алгоритма выработки сигналов прерывани , оно содержит деши- фратор, формирователь сигналов прерывани  и блок задани  вектора прерывани , выходы которого соединены с информационными входами второй группы блока св зи с каналом, выход каждого анализатора сигналов соединен с соответствующим информационным входом шифратора, информационные выходы которого соединены с информационными входами буферного регистра, выходы которого соединены с информационными входами дешифратора, каждый из выходов которого соединен с вторым управл ющим входом соответствующего анализатора сигналов, выход блока контрол  четности соединен со стробирую- щим входом шифратора, стробирующий выход которого соединен с стробируто- щим входом буферного регистра и первым входом формировател  сигналов прерывани , второй вход которого объединен с третьим входом синхронизации блока св зи с каналом, первый выход формировател  сигналов прерывани   вл етс  выходом требовани  прерывани  устройства, второй выход формировател  сигналов прерывани  соединен со стробирующим входом дешифратора и управл ющим входом блока св зи с каналом, третий вход и третий выход формировател  сигналов прерывани   вл ютс  соответственно входом и выходом предоставлени  прерывани  устройства.
2. 2. Устройство по п. 1, о т л и- чающе. ес  тем, что формирова- . тель сигналов прерывани  содержит два триггера и два элемента И, вход установки первого триггера  вл етс  пер вым входом формировател , выход первого триггера соединен с информационным входом второго триггера и  вл етс  первым выходом формировател , пр мой и инверсный выходы второго триггера соединены с первыми входами соответственно первого и второго элементов И, вторые входы которых объединены и  вл ютс  третьим входом формировател , выход первого элемента И соединен с входом сброса первого триггера и  вл етс  вторьм выходом формировател , выход второго элемента И

    вл етс  третьим выходом формировател , стробирующий вход второго триггера  вл етс  вторым входом формировател  .

   Фиг.г

   фигЗ

   Фиг.